电子封装件及其封装基板与制法制造技术

一种电子封装件及其封装基板与制法，其封装基板包括于绝缘部中嵌埋线路层及表面处理层，且该表面处理层结合于该线路层的顶面上，而未形成于该线路层的侧面上，故该线路层能维持原本预定的线距，以有利于该封装基板朝细间距/细线路的设计发展。距/细线路的设计发展。距/细线路的设计发展。

【技术实现步骤摘要】
电子封装件及其封装基板与制法


[0001]本专利技术有关一种半导体封装，尤指一种具嵌埋型线路(Embedded Trace)的封装基板及其后续所制作成的电子封装件。

技术介绍

[0002]随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，在功能上则朝高性能、高功能、高速化的研发方向。因此，为满足半导体装置的高集成度(Integration)及微型化(Miniaturization)需求，故于封装制程中，常常采用具有高密度及细间距的线路的封装基板。
[0003]如图1所示，现有封装基板1于其最外侧的介电层10上配置有多个设于该介电层10上的导电迹线11，并于该导电迹线11的外表面上形成一如镍/金材的金属层12，以令该导电迹线11与该金属层12形成线路结构1a。
[0004]然而，现有封装基板1中，各该导电迹线11的侧面11c形成有该金属层12，致使该金属层12占据各该导电迹线11之间的空间，导致各该线路结构1a之间的空间宽度(或该导电迹线11的线距)由原本预定的各该导电迹线11的侧面11c之间的距离d1变成各该金属层12的侧面12c之间的距离d2，约缩减10～20微米(即d1
‑
d2＝10～20微米)，故若以原本预定的距离d1进行布线，则该封装基板1于后续制程中进行打线制程时，相邻的导电迹线11上的焊线容易因各该金属层12之间的距离d2过密而相接触，导致短路。
[0005]再者，由于该金属层12占据各该导电迹线11之间的空间(使表面形状呈现圆弧形)，使得相邻的导电迹线11上的打线接点容易偏移而造成打线焊接不黏固，因而于设计该线路结构1a时，需增宽各该导电迹线11的侧面11c之间的距离d1，以避免短路的问题，但却也导致该封装基板1无法朝细间距/细线路的需求发展，故现有封装基板1难以满足半导体芯片的高密度接点数的需求。
[0006]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

技术实现思路

[0007]鉴于上述现有技术的种种缺失，本专利技术提供一种电子封装件及其封装基板与制法，有利于该封装基板朝细间距/细线路的设计发展。
[0008]本专利技术的封装基板，包括：一绝缘部；线路层，其嵌埋于该绝缘部中；以及表面处理层，其嵌埋于该绝缘部中并结合于该线路层的顶面上，且该表面处理层未形成于该线路层的侧面上。
[0009]本专利技术亦提供一种封装基板的制法，包括：提供一绝缘部；将线路层嵌埋于该绝缘部中；以及形成表面处理层于该线路层的顶面上，且该表面处理层未形成于该线路层的侧面上。
[0010]前述的封装基板及其制法中，该表面处理层的表面齐平该绝缘部的表面，以令该表面处理层外露于该绝缘部。
[0011]前述的封装基板及其制法中，形成该表面处理层的材质为导电材。
[0012]本专利技术还提供一种电子封装件，包括：一前述的封装基板；以及电子元件，其设于该绝缘部上且电性连接该线路层。
[0013]前述的电子封装件中，该电子元件以打线方式电性连接该线路层。
[0014]由上可知，本专利技术的电子封装件及其封装基板，主要借由该表面处理层未形成于该线路层的侧面上，使该表面处理层不会占据该线路层的侧面空间，因而该线路层的侧面空间能维持原本预定的线距，故相较于现有技术，本专利技术的封装基板若以原本预定的线距进行布线，则该封装基板于后续制程中进行打线制程时，相邻的焊线不会相接触，因而能避免短路的问题发生。
[0015]再者，由于该表面处理层不会占据该线路层的侧面空间，使得该线路层的线距可依需求设计，而无需增加线距，即可避免打线接点容易偏移而造成打线焊接不黏固的问题，故相较于现有技术，本专利技术的封装基板的线路层有利于朝细间距/细线路的设计发展，以满足半导体芯片的高密度接点数的需求。
附图说明
[0016]图1为现有封装基板的剖面示意图。
[0017]图2为本专利技术的封装基板的剖视示意图。
[0018]图3为本专利技术的电子封装件的剖视示意图。
[0019]图4A至图4D为本专利技术的封装基板的制法的剖视示意图。
[0020]其中，附图标记说明如下：
[0021]1，2封装基板
[0022]1a线路结构
[0023]10介电层
[0024]11，21导电迹线
[0025]11c，12c，21c侧面
[0026]12金属层
[0027]2a，2b线路层
[0028]20，40绝缘部
[0029]20a，22a表面
[0030]21a顶面
[0031]22表面处理层
[0032]23电性连接垫
[0033]24导电层
[0034]25阻层
[0035]26绝缘保护层
[0036]3电子封装件
[0037]30电子元件
[0038]30a作用面
[0039]30b非作用面
[0040]300电极垫
[0041]31焊线
[0042]35封装材
[0043]40a第一侧
[0044]40b第二侧
[0045]400导电盲孔
[0046]d，d1，d2距离。
具体实施方式
[0047]以下借由特定的具体实施例说明本专利技术的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本专利技术的其他优点及功效。
[0048]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本专利技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本专利技术可实施的范畴。
[0049]图2为本专利技术的封装基板2的剖面示意图。如图2所示，该封装基板2包括：一绝缘部20、至少一线路层2a及一表面处理层22。
[0050]所述的绝缘部20为单一绝缘层结构或多层堆叠绝缘层结构，且形成该绝缘部20的材质为介电材，如味之素增层膜(Ajinomoto Build
‑
up Film，简称ABF)、预浸材(Prepreg，简称PP)或其它等，并无特别限制。
[0051]所述的线路层2a以嵌埋方式配置于该绝缘部20中，且包含多个导电迹线21。
[0052]于本实施例中，该导电迹线21的顶面21a低于该绝缘部20的表面20a。
[0053]所述的表面处理层22以嵌埋方式配置于该绝缘部20中并结合于该线路层2a的顶面21a上，而未形成于该线路层2a的侧面21c上。
[0054]于本实施例中，该表面处理层22的表面22a齐平该绝缘部20的表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装基板，包括：一绝缘部；线路层，其嵌埋于该绝缘部中；以及表面处理层，其嵌埋于该绝缘部中并结合于该线路层的顶面上，且该表面处理层未形成于该线路层的侧面上。2.如权利要求1所述的封装基板，其中，该表面处理层的表面齐平该绝缘部的表面，以令该表面处理层外露于该绝缘部。3.如权利要求1所述的封装基板，其中，形成该表面处理层的材质为导电材。4.一种电子封装件，包括：如权利要求1所述的封装基板；以及电子元件，其设于该绝缘部上且电性连接该...

【专利技术属性】
技术研发人员：陈敏尧，张垂弘，
申请(专利权)人：芯爱科技南京有限公司，
类型：发明
国别省市：