半导体装置及其制造方法制造方法及图纸

实施方式提供能够更合适地进行向图案的埋入的半导体装置及其制造方法。本实施方式的半导体装置具备包括多个布线的布线层。布线具有第1布线和第2布线。第1布线在与布线层大致平行的方向上具有第1宽度。第2布线以比第1布线间的间隔宽的间隔配置。第2布线包括具有比第1宽度大的第2宽度的第1布线构件和设置在第1布线构件上且具有比第2宽度大的第3宽度的第2布线构件。与布线层大致垂直的方向上的所述第2布线的侧面具有与第2宽度和第3宽度之差相应的高低差。应的高低差。应的高低差。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本申请享受以日本专利申请2022
‑
032097号(申请日：2022年3月2 日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的 全部内容。


[0002]本实施方式涉及半导体装置及其制造方法。

技术介绍

[0003]为了确保CMP(Chemical Mechanical Polishing：化学机械研磨)的 平坦性，有时需要向比实际形成的布线的纵横比高的纵横比的图案的埋入。 但是，纵横比越高，则埋入会越难，有可能难以实现合适的埋入。

技术实现思路

[0004]专利技术所要解决的课题在于，提供能够更合适地进行向图案的埋入的半 导体装置及其制造方法。
[0005]本实施方式的半导体装置具备包括多个布线的布线层。布线具有第1 布线和第2布线。第1布线在与布线层大致平行的方向上具有第1宽度。 第2布线以比第1布线间的间隔宽的间隔配置。第2布线包括：具有比第 1宽度大的第2宽度的第1布线构件和设置在第1布线构件上且具有比第2 宽度大的第3宽度的第2布线构件。与布线层大致垂直的方向的所述第2 布线的侧面具有与第2宽度和第3宽度之差相应的高低差。
附图说明
[0006]图1是示出第1实施方式的半导体装置的结构的一例的剖视图。
[0007]图2A是示出第1实施方式的半导体装置的制造方法的一例的剖视图。
[0008]图2B是接在图2A之后的示出半导体装置的制造方法的一例的剖视 图。
[0009]图2C是接在图2B之后的示出半导体装置的制造方法的一例的剖视 图。
[0010]图2D是接在图2C之后的示出半导体装置的制造方法的一例的剖视 图。
[0011]图3是示出第1实施方式的磨削位置的一例的立体图。
[0012]图4A是示出第1实施方式的半导体装置的制造方法的一例的剖视图。
[0013]图4B是接在图4A之后的示出半导体装置的制造方法的一例的剖视 图。
[0014]图4C是接在图4B之后的示出半导体装置的制造方法的一例的剖视 图。
[0015]图4D是接在图4C之后的示出半导体装置的制造方法的一例的剖视 图。
[0016]图4E是接在图4D之后的示出半导体装置的制造方法的一例的剖视 图。
[0017]图5是示出比较例的半导体装置的结构的一例的剖视图。
[0018]图6A是示出比较例的半导体装置的制造方法的一例的剖视图。
[0019]图6B是接在图6A之后的示出半导体装置的制造方法的一例的剖视 图。
[0020]图6C是接在图6B之后的示出半导体装置的制造方法的一例的剖视 图。
[0021]图6D是接在图6C之后的示出半导体装置的制造方法的一例的剖视 图。
[0022]图7A是示出比较例的半导体装置的制造方法的一例的剖视图。
[0023]图7B是接在图7A之后的示出半导体装置的制造方法的一例的剖视 图。
[0024]图7C是接在图7B之后的示出半导体装置的制造方法的一例的剖视 图。
[0025]图7D是接在图7C之后的示出半导体装置的制造方法的一例的剖视 图。
[0026]图8A是示出第1实施方式的半导体装置的制造方法的一例的剖视图。
[0027]图8B是接在图8A之后的示出半导体装置的制造方法的一例的剖视 图。
[0028]图8C是接在图8B之后的示出半导体装置的制造方法的一例的剖视 图。
[0029]图8D是接在图8C之后的示出半导体装置的制造方法的一例的剖视 图。
[0030]图8E是接在图8D之后的示出半导体装置的制造方法的一例的剖视 图。
[0031]图9是示出第3实施方式的半导体装置的结构的一例的剖视图。
[0032]图10是示出第3实施方式的磨削位置的一例的立体图。
[0033]图11是示出第4实施方式的磨削位置的一例的立体图。
[0034]图12是示出第5实施方式的磨削位置的一例的立体图。
[0035]附图标记说明
[0036]10：布线层，11：布线，11s：侧面，12：布线，121：布线构件，122： 布线构件，123：高低差，12s：侧面，20：绝缘层，21：绝缘层，22：绝 缘层，201：凹部，202：凹部，203：凹部，30：阻挡金属膜，40：柱状电 极，40H：孔，50：导电性材料，60：掩模材料，60a：掩模材料，70：掩 模材料，P1：图案，P1a：图案，P2：图案，P2a：图案，R1：区域，R2： 区域，W1：宽度，W2：宽度，W3：宽度。
具体实施方式
[0037]以下，参照附图来说明本专利技术的实施方式。本实施方式不限定本专利技术。 在以下的实施方式中，半导体基板的上下方向表示将设置半导体元件的面 设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附 图是示意性或概念性的，各部分的比率等未必与现实相同。在说明书和附 图中，对与关于已经出现的附图前述的要素同样的要素标注同一附图标记， 并适当省略详细的说明。
[0038](第1实施方式)
[0039]图1是示出第1实施方式的半导体装置的结构的一例的剖视图。图1 示出在半导体装置中使用的布线层10。
[0040]半导体装置具备布线层10、绝缘层20、阻挡金属膜30及柱状电极(过 孔插塞，via plug)40。
[0041]布线层10在该层内包括多个布线。在半导体装置是存储器(存储元件) 的情况下，布线层10例如包括存储单元阵列用的布线及电路等外围电路用 的布线等。以下，对半导体装置是存储器的情况进行说明，但不限于此， 半导体装置也可以是逻辑电路(逻辑元件)等。
[0042]布线层10内的多个布线具有布线11和布线12。
[0043]布线11在区域R1中密间距地配置。布线11例如以线和间隔(line andspace)图案配置。布线11在与图1的纸面垂直的方向上延伸。布线11例 如作为存储器的位线使用。
[0044]布线11在与布线层10大致平行的方向上具有宽度W1。更详细而言， 宽度W1是与布线层10大致平行且与布线11延伸的方向大致垂直的方向 上的宽度。
[0045]布线12在与区域R1不同的区域R2中疏间距地配置。即，布线12 以比布线11间的间隔宽的间隔配置。布线12可以以线和间隔图案配置。 布线12的高度比布线11的高度低。此外，布线的高度是与布线层10大致 垂直的方向即图1的纸面上下方向上的高度。
[0046]布线12包括布线构件121、122。
[0047]布线构件121具有比宽度W1大的宽度W2。宽度W1例如是约20nm， 但不限于此。宽度W2例如是约1μm，但不限于此。
[0048]布线构件122设置在布线构件121上。布线构件122与布线构件121 一体设置。此外，以下，上方向是图1的纸面上方向。布线构件122具有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备包括多个布线的布线层，所述布线具有：第1布线，在与所述布线层大致平行的方向上具有第1宽度；以及第2布线，以比所述第1布线间的间隔宽的间隔配置，所述第2布线包括：第1布线构件，具有比所述第1宽度大的第2宽度；以及第2布线构件，设置在所述第1布线构件上，具有比所述第2宽度大的第3宽度。2.根据权利要求1所述的半导体装置，与所述布线层大致垂直的方向的所述第2布线的侧面在所述第1布线构件与所述第2布线构件的边界具有与所述第2宽度和所述第3宽度之差相应的高低差。3.根据权利要求1所述的半导体装置，还具备与所述第1布线或所述第2布线的底部电连接且在与所述布线层大致垂直的方向上延伸的柱状电极，与所述柱状电极相接的所述第1布线或所述第2布线的底部朝向所述柱状电极突出。4.根据权利要求3所述的半导体装置，所述第1布线或所述第2布线、与所述柱状电极的连接面的与所述布线层大致垂直的方向的高度比不与所述柱状电极相接的所述第1布线或所述第2布线的底部的高度低。5.根据权利要求1所述的半导体装置，与所述布线层大致垂直的方向的所述第1布线的高度比所述第1布线构件的高度低。6.根据权利要求1所述的半导体装置，与所述布线层大致垂直的方向的所述第1布线的侧面不具有高低差。7.一种半导体装置的制造方法，包括：在第1绝缘层上形成掩模材料；在所述掩模材料形成第1图案；将所述第1图案的所述掩模材料作为掩模，对所述第1绝缘层的上部进行加工；改变与所述第1绝缘层大致平行的方向的所述掩模材料的宽度，以使得所述掩模材料的图案成为与所述第1图...

【专利技术属性】
技术研发人员：中岛章，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：