半导体存储装置及其制造方法制造方法及图纸

提供一种能够适当地制造的半导体存储装置及其制造方法。半导体存储装置具备：多个导电层；第1半导体层，与导电层对向；栅极绝缘膜，设置在导电层与第1半导体层间；第1结构，与导电层对向；第2半导体层，连接于第1半导体层及第1结构的一端部；第3半导体层，设置在第2半导体层与导电层间，连接于第1半导体层；第4半导体层，具备设置在第2半导体层的一侧的面的第1部分、及设置在第3半导体层的另一侧的面的第2部分，连接于第1半导体层；及第1绝缘层，设置在第4半导体层的第1部分与第2部分间。将第1绝缘层的距第1结构的距离大于第1距离的区域设为第1区域，其他区域设为第2区域，则第1区域包含氮化膜，第2区域不包含氮。第2区域不包含氮。第2区域不包含氮。

【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001][相关申请的交叉参考][0002]本申请案享有以日本专利申请案2022
‑
27698号(申请日：2022年2月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本实施方式涉及一种半导体存储装置及其制造方法。

技术介绍

[0004]已知有一种半导体存储装置，具备排列在第1方向上的多个导电层、在第1方向上延伸且与多个导电层对向的半导体层、及设置在多个导电层及半导体层之间的电荷存储部。

技术实现思路

[0005]实施方式提供一种能够适当地制造的半导体存储装置及其制造方法。
[0006]一实施方式的半导体存储装置具备：多个第1导电层，排列在第1方向上；第1半导体层，在第1方向上延伸，且与多个第1导电层对向；栅极绝缘膜，设置在多个第1导电层与第1半导体层之间，且包含电荷存储部；第1结构，在第1方向及与第1方向交叉的第2方向上延伸，且与多个第1导电层对向；第2半导体层，经由栅极绝缘膜的一部分而连接于第1半导体层的第1方向上的一端部，且连接于第1结构的第1方向上的一端部，且在第2方向上延伸；第3半导体层，设置在第2半导体层与多个第1导电层之间，经由栅极绝缘膜的一部分而连接于第1半导体层，且在第2方向上延伸；第4半导体层，具备设置在第2半导体层的第1方向上的一侧的面的第1部分、及设置在第3半导体层的第1方向上的另一侧的面的第2部分，且连接于第1半导体层；以及第1绝缘层，设置在第4半导体层的第1部分与第2部分之间。如果将第1绝缘层的距第1结构的距离大于第1距离的区域设为第1区域，将第1绝缘层的距第1结构的距离小于第1距离的区域设为第2区域，那么第1区域包含氮化膜，第2区域不包含氮(N)。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。
[0008]图2是表示该半导体存储装置的一部分构成的示意性的俯视图。
[0009]图3是表示该半导体存储装置的一部分构成的示意性的立体图。
[0010]图4是表示该半导体存储装置的一部分构成的示意性的俯视图。
[0011]图5是表示该半导体存储装置的一部分构成的示意性的剖视图。
[0012]图6是表示该半导体存储装置的一部分构成的示意性的剖视图。
[0013]图7是表示该半导体存储装置的一部分构成的示意性的剖视图。
[0014]图8～图31是用来对该半导体存储装置的制造方法进行说明的示意性的剖视图。
[0015]图32是用来对比较例的半导体存储装置的制造方法进行说明的示意性的剖视图。
[0016]图33是表示第1实施方式的变化例1的半导体存储装置的一部分构成的示意性的剖视图。
[0017]图34是表示第1实施方式的变化例2的半导体存储装置的一部分构成的示意性的剖视图。
[0018]图35～图38是表示第2实施方式的半导体存储装置的一部分构成的示意性的剖视图。
具体实施方式
[0019]接下来，参照附图，对实施方式的半导体存储装置及其制造方法详细地进行说明。此外，以下的实施方式只不过为一例，并不旨在限定本专利技术而表示。另外，以下的附图是示意性的图，为了方便说明，有时省略一部分构成等。另外，有时对关于多个实施方式共通的部分标注相同的符号，而省略说明。
[0020]另外，在本说明书中，在提及“半导体存储装置”的情况下，有时是指存储器裸片，也有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统。进而，也有时是指智能手机、平板终端、个人计算机等包含主机的构成。
[0021]另外，在本说明书中，在提及第1构成“连接于”第2构成及第3构成“之间”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
[0022]另外，在本说明书中，将相对于衬底的上表面平行的特定的方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
[0023]另外，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可与X方向、Y方向及Z方向的任一个方向对应，也可不对应。
[0024]另外，在本说明书中，“上”或“下”等的表述是以衬底为基准。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在关于某构成提及下表面或下端的情况下，是指该构成的衬底侧的面或端部，在提及上表面或上端的情况下，是指该构成的与衬底相反侧的面或端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
[0025]另外，在本说明书中，关于构成、部件等，在提及特定方向的“宽度”、“长度”或“厚度”等的情况下，有时是指利用SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等观察到的截面等中的宽度、长度或厚度等。
[0026][第1实施方式][0027][半导体存储装置的电路构成][0028]图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。第1实施方式的半导体存储装置具备存储单元阵列MCA及周边电路PC。
[0029][存储单元阵列MCA的构成][0030]存储单元阵列MCA具备多个存储块BLK。这些多个存储块BLK分别具备多个串组件SU。这些多个串组件SU分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL
而连接于周边电路PC。另外，这些多个存储串MS的另一端分别经由共通的源极线SL而连接于周边电路PC。
[0031]存储串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储器晶体管)、及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC、及源极侧选择晶体管STS串联连接于位线BL及源极线SL之间。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
[0032]存储单元MC为电场效应型的晶体管。存储单元MC具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域而发挥功能。栅极绝缘膜包含电荷存储膜。存储单元MC的阈值电压根据电荷存储膜中的电荷量而变化。存储单元MC存储1比特或多比特的数据。此外，在与1个存储串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储串MS。
[0033]选择晶体管(STD、STS)为电场效应型的晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域而发挥功能。在选择晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：多个第1导电层，排列在第1方向上；第1半导体层，在所述第1方向上延伸，且与所述多个第1导电层对向；栅极绝缘膜，设置在所述多个第1导电层与所述第1半导体层之间，且包含电荷存储部；第1结构，在所述第1方向及与所述第1方向交叉的第2方向上延伸，且与所述多个第1导电层对向；第2半导体层，经由所述栅极绝缘膜的一部分而连接于所述第1半导体层的所述第1方向上的一端部，且连接于所述第1结构的所述第1方向上的一端部，且在所述第2方向上延伸；第3半导体层，设置在所述第2半导体层与所述多个第1导电层之间，经由所述栅极绝缘膜的一部分而连接于所述第1半导体层，且在所述第2方向上延伸；第4半导体层，具备设置在所述第2半导体层的所述第1方向上的一侧的面的第1部分、及设置在所述第3半导体层的所述第1方向上的另一侧的面的第2部分，且连接于所述第1半导体层；以及第1绝缘层，设置在所述第4半导体层的所述第1部分及所述第2部分之间；如果将所述第1绝缘层的距所述第1结构的距离大于第1距离的区域设为第1区域，将所述第1绝缘层的距所述第1结构的距离小于所述第1距离的区域设为第2区域，那么所述第1区域包含氮化膜，所述第2区域不包含氮(N)。2.根据权利要求1所述的半导体存储装置，其中所述氮化膜与所述第4半导体层的所述第1部分及所述第2部分的至少一个相接，且沿着所述第4半导体层的所述第1部分及所述第2部分而在所述第2方向上延伸。3.根据权利要求1或2所述的半导体存储装置，其中所述第1绝缘层与所述第1半导体层的距离小于所述多个第1导电层中的1个与所述第1半导体层的距离。4....

【专利技术属性】
技术研发人员：武木田秀人，须田圭介，飯田直幸，乳井浩平，匹田亮，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：