闪存器件的制备方法技术

本发明专利技术提供一种闪存器件的制备方法，所述方法包括：步骤1)提供一半导体结构，所述半导体结构分为存储区及逻辑区，所述存储区包括源区区域和漏区区域，且所述半导体结构包括形成有场氧的衬底及形成于所述衬底表面的栅极结构，其中，所述栅极结构包括栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；步骤2)通过第一自对准刻蚀工艺回刻位于所述源区区域的所述栅极结构；步骤3)对通过步骤2)形成的结构进行自对准离子注入；步骤4)通过第二自对准刻蚀工艺回刻位于所述漏区区域的所述栅极结构。通过本发明专利技术解决以现有的方法制备闪存器件时易产生光刻胶残留问题。时易产生光刻胶残留问题。时易产生光刻胶残留问题。

【技术实现步骤摘要】
闪存器件的制备方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种闪存器件的制备方法。

技术介绍

[0002]NOR型ETOX闪存存储器(以下简称NOR闪存)具有高读取速度、高可靠性，并具备芯片内执行能力，因此，已经成为目前应用最为广泛的非易失性存储器之一。而随着制造技术的进步以及市场上对大容量、高密度、低功耗NOR闪存的需求增加，NOR闪存已经由大规模量产的65nm/55nm节点逐步向40nm+节点的研发与量产过渡，而更小技术节点的NOR闪存的漏端多晶硅栅极间隙与65/55nmNOR闪存的漏端多晶硅栅极间隙相比进一步减少，因此，对NOR闪存的制备带来更大的工艺挑战。
[0003]更小技术节点的NOR闪存加工过程中的一个工艺难点就是共源极的制备。NOR闪存普遍采用的是SAS(Self
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Aligned
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Source)的加工模式，需要在多晶硅栅极(Poly Gate)形成之后进行光刻、干刻、离子注入等步骤。然而，由于此时Poly Gate已经形成，其高度较高(55NOR的Poly Gate总高度达到了约280nm)，而介于相邻的Poly Gate之间的SAS的空间很小(55NOR的SAS仅有58nm)，由此造成了SAS端的高深宽比(5:1)的特征。
[0004]而具有高深宽比特征的SAS端，在光刻及干刻的过程中容易产生光刻胶残留等问题，在55NOR节点已经频繁出现该问题，目前，虽然能够通过改善去胶步骤来对上述问题进行改善，但改善程度有限。因此，可以想象，在更小技术节点(40nm+)的NOR闪存的制造过程中，光刻胶残留问题会更加严重。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种闪存器件的制备方法，用于解决以现有方法制备闪存器件时易产生光刻胶残留的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种闪存器件的制备方法，所述方法包括：
[0007]步骤1)提供一半导体结构，所述半导体结构分为存储区及逻辑区，所述存储区包括源区区域和漏区区域，且所述半导体结构包括形成有场氧的衬底及形成于所述衬底表面的栅极结构，其中，所述栅极结构包括栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；
[0008]步骤2)通过第一自对准刻蚀工艺回刻位于所述源区区域的所述栅极结构；
[0009]步骤3)对通过步骤2)形成的结构进行自对准离子注入；
[0010]步骤4)通过第二自对准刻蚀工艺回刻位于所述漏区区域的所述栅极结构。
[0011]可选地，执行步骤2)的方法包括：
[0012]于所述栅极结构的表面形成硬掩膜层，并于所述硬掩膜层的表面形成介质抗反射层；
[0013]于所述介质抗反射层的表面形成第一光刻胶层，并对其进行图案化处理以定义出
所述源区区域的图形；
[0014]以所述第一光刻胶层为掩膜通过所述第一自对准刻蚀工艺回刻所述介质抗反射层、所述硬掩膜层及所述栅极结构。
[0015]可选地，在步骤2)中，通过所述第一自对准刻蚀工艺回刻所述栅极结构时会刻蚀去除部分厚度的所述场氧。
[0016]可选地，所述场氧包括浅沟槽场氧。
[0017]可选地，在执行步骤3)之前，所述方法包括去除所述介质抗反射层的步骤。
[0018]可选地，在执行步骤4)之前，所述方法包括去除所述硬掩膜层的步骤。
[0019]可选地，执行步骤4)的方法包括：
[0020]于去除所述硬掩膜层后的所述半导体结构的表面形成底部抗反射层，其中，所述底部抗反射层填满通过步骤2)形成的开口并延伸至所述控制栅多晶硅层的表面；
[0021]于所述底部抗反射层的表面形成第二光刻胶层，并对其进行图案化处理以定义出所述漏区区域的图形；
[0022]以所述第二光刻胶层为掩膜通过所述第二自对准刻蚀工艺回刻所述底部抗反射层及所述栅极结构。
[0023]可选地，所述底部抗反射层包括含硅抗反射层及有机绝缘层，其中，所述含硅抗反射层形成于所述有机绝缘层的表面。
[0024]可选地，所述栅间介质层包括第一氧化层、第二氮化层及第三氧化层，其中，所述第一氧化层形成于所述浮栅多晶硅层的表面，所述第二氮化层形成于所述第一氧化层与所述第三氧化层之间。
[0025]可选地，所述方法还包括刻蚀位于所述存储区与所述逻辑区交界处的所述栅极结构的步骤。
[0026]如上所述，本专利技术的闪存器件的制备方法，通过进行两次自对准刻蚀工艺，即先刻蚀位于源区区域的栅极结构，再刻蚀位于漏区区域的栅极结构，并在刻蚀位于源区区域的栅极结构之后及刻蚀位于漏区区域的栅极结构之前进行自对准离子注入，从而改善工艺流程中出现的光刻胶残留问题。
附图说明
[0027]图1～图6显示为现有的闪存器件的制备过程的剖面结构示意图。
[0028]图7显示为本专利技术的闪存器件的制备方法的流程图。
[0029]图8～图19显示为本专利技术的闪存器件的制备过程的剖面结构示意图。
[0030]附图标号说明
[0031]10、100：半导体结构；11、110：场氧；12、120：衬底；13、131：栅氧化层；14、132：浮栅多晶硅层；15、133：栅间介质层；15a、133a：第一氧化层；15b、133b：第二氮化层；15c、133c：第三氧化层；16、134：控制栅多晶硅层；20：氧化层；30：光刻胶层；130：栅极结构；200：硬掩膜层；300：介质抗反射层；400：第一光刻胶层；500：底部抗反射层；510：含硅抗反射层；520：有机绝缘层；600:第二光刻胶层
具体实施方式
[0032]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0033]请参阅图1至图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0034]图1至图6示出了现有的闪存器件的制备过程的剖面结构示意图，其中，各图中右侧所示图为左侧图形的源区区域的放大图，具体的制备方法为：
[0035]步骤一、提供一半导体结构10，所述半导体结构10包括形成有场氧11的衬底12、形成于所述衬底12表面的栅氧化层13、浮栅多晶硅层14、栅间介质层15及控制栅多晶硅层16，其中，所述半导体结构10分为存储区A及逻辑区B，所述存储区A包括源区区域AA和漏区区域AB，所述栅间介质层15为ONO结构，包括第一氧化层15a、第二氮化层15b及第三氧化层15c；
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【技术保护点】

【技术特征摘要】
1.一种闪存器件的制备方法，其特征在于，所述方法包括：步骤1)提供一半导体结构，所述半导体结构分为存储区及逻辑区，所述存储区包括源区区域和漏区区域，且所述半导体结构包括形成有场氧的衬底及形成于所述衬底表面的栅极结构，其中，所述栅极结构包括栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；步骤2)通过第一自对准刻蚀工艺回刻位于所述源区区域的所述栅极结构；步骤3)对通过步骤2)形成的结构进行自对准离子注入；步骤4)通过第二自对准刻蚀工艺回刻位于所述漏区区域的所述栅极结构。2.根据权利要求1所述的闪存器件的制备方法，其特征在于，执行步骤2)的方法包括：于所述栅极结构的表面形成硬掩膜层，并于所述硬掩膜层的表面形成介质抗反射层；于所述介质抗反射层的表面形成第一光刻胶层，并对其进行图案化处理以定义出所述源区区域的图形；以所述第一光刻胶层为掩膜通过所述第一自对准刻蚀工艺回刻所述介质抗反射层、所述硬掩膜层及所述栅极结构。3.根据权利要求2所述的闪存器件的制备方法，其特征在于，在步骤2)中，通过所述第一自对准刻蚀工艺回刻所述栅极结构时会刻蚀去除部分厚度的所述场氧。4.根据权利要求2或3所述的闪存器件的制备方法，其特征在于，所述场氧包括浅沟槽场氧。5.根据权利要求2所述的闪存器件的制备方法，其...

【专利技术属性】
技术研发人员：王奇伟，舒宇飞，姚邵康，田志，陈昊瑜，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：