静电释放保护电路制造技术

本发明专利技术提供了一种静电释放保护电路，包括：电容和第三电阻串联，若干反相器串联，首反相器输入接在电容和第三电阻之间，尾反相器输出与传输门NMOS管和上拉管的栅极相连，尾反相器输入与传输门PMOS管、下拉管和第一PMOS管的栅极相连；第一三极管的基极与第二三极管的集电极短接，第二三极管的基极与第一三极管的集电极短接，第二三极管的集电极通过第一电阻与第一三极管的发射极相连并连接第一PMOS管的漏极，第一PMOS管的源极接电源电压，第一三极管的集电极通过第二电阻与第二三极管的发射极相连并接地；传输门第一控制端与上拉管的漏极和第一三极管的基极相连，传输门第二控制端与下拉管的漏极和第二三极管的基极相连。与下拉管的漏极和第二三极管的基极相连。与下拉管的漏极和第二三极管的基极相连。

【技术实现步骤摘要】
静电释放保护电路


[0001]本专利技术涉及集成电路设计和制造领域，尤其是涉及一种静电释放保护电路。

技术介绍

[0002]随着集成电路制造工艺水平进入线宽的深亚微米时代，深亚微米集成电路更容易遭受到静电放电(ESD，Electro Static Discharge)冲击而失效，从而造成产品的可靠性下降。ESD是指一定量的电荷从一个物体(例如人体)转移到另一个物体上(例如芯片)的过程。ESD常常在集成电路的输入、输出单元口以及从电源到地的电路内部形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35％以上的芯片失效是由ESD引起的。
[0003]ESD保护电路的设计目的就是避免工作电路成为ESD的放电通路而遭到损害，保证在任意芯片引脚发生的ESD，都有适合的低阻旁路将ESD电流引入电源线，通过另外一个引脚建立ESD电流通路放电。
[0004]然而，现有技术的ESD保护电路可能会出现闩锁效应(latch up)，从而导致芯片损坏。即便采取了一些措施，仍然只能抑制闩锁效应，不能完全避免闩锁效应的产生。

技术实现思路

[0005]本专利技术的目的在于提供一种静电释放保护电路，可以避免出现闩锁效应，从而防止芯片被损坏。
[0006]为了达到上述目的，本专利技术提供了一种静电释放保护电路，包括：第一PMOS管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的NMOS管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的PMOS管的栅极、下拉管的栅极以及第一PMOS管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接第一PMOS管的漏极，所述第一PMOS管的源极接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。
[0007]可选的，在所述的静电释放保护电路中，所述传输门由一PMOS管和一NMOS管并联形成。
[0008]可选的，在所述的静电释放保护电路中，所述反相器为3个，依次串联。
[0009]可选的，在所述的静电释放保护电路中，所述第三电阻阻值和电容容值的乘积的范围为0～2μS。
[0010]可选的，在所述的静电释放保护电路中，所述上拉管选为PMOS管，所述下拉管选为
NMOS管。
[0011]本专利技术还提供了一种静电释放保护电路，包括：第一NMOS管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的NMOS管的栅极和上拉管的栅极以及第一NMOS管的栅极相连，所述尾反相器的输入与所述传输门的PMOS管的栅极和下拉管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同连接第一NMOS管的源极，第一NMOS管的漏极接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。
[0012]可选的，在所述的静电释放保护电路中，所述传输门由一PMOS管和一NMOS管并联而成。
[0013]可选的，在所述的静电释放保护电路中，所述反相器为3个，依次串联。
[0014]可选的，在所述的静电释放保护电路中，所述第三电阻阻值和电容容值的乘积的范围为0～2μS。
[0015]可选的，在所述的静电释放保护电路中，所述上拉管选为PMOS管，所述下拉管选为NMOS管。
[0016]在本专利技术提供的静电释放保护电路中，第一电阻、第二电阻、第一三极管和第二三极管组成可控硅整流器，在可控硅整流器连接的电源电压之间增加一个PMOS管，拉高了第一PMOS管和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。或者，在可控硅整流器到地之间增加一个NMOS管，拉高了可控硅整流器和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。
附图说明
[0017]图1是本专利技术实施例一的静电释放保护电路的电路结构示意图；
[0018]图2是本专利技术实施例二的静电释放保护电路的电路结构示意图；
[0019]图中：101
‑
首反相器、102
‑
尾反相器。
具体实施方式
[0020]下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0021]在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些
步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
[0022]请参照图1，本专利技术实施例提供了一种静电释放保护电路，包括：第一PMOS管MPESD、触发电路、若干反相器、传输门TG、第一三极管Q1、第二三极管Q2、第一电阻Rnwell、第二电阻Rpwell、上拉管MP1和下拉管MN1；其中，触发电路包括串联的电容C和第三电阻R3，若干反相器依次串联，第一个为首反相器101最后一个为尾反相器102，首反相器101输入接在电容C和第三电阻R3之间，尾反相器102的输出与传输门TG的NMOS管和上拉管的栅极相连，尾反相器的输入与传输门TG的PMOS管的栅极、下拉管MN1的栅极以及第一PMOS管MP
ESD
的栅极相连；第一三极管Q1的基极与第二三极管Q2的集电极短接，第二三极管Q2的基极与第一三极管Q1的集电极短接，第二三极管Q2的集电极通过第一电阻Rnwell与第一三极管Q1的发射极相连并共同连接第一PMOS管MP
ESD
的漏极，第一PMOS管M
PESD
的源本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电释放保护电路，其特征在于，包括：第一PMOS管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的NMOS管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的PMOS管的栅极、下拉管的栅极以及第一PMOS管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接第一PMOS管的漏极，所述第一PMOS管的源极接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。2.如权利要求1所述的静电释放保护电路，其特征在于，所述传输门由一PMOS管和一NMOS管并联形成。3.如权利要求1所述的静电释放保护电路，其特征在于，所述反相器为3个，依次串联。4.如权利要求1所述的静电释放保护电路，其特征在于，所述第三电阻阻值和电容容值的乘积的范围为0～2μS。5.如权利要求1所述的静电释放保护电路，其特征在于，所述上拉管选为PMOS管，所述下拉管选为NMOS管。6.一种静...

【专利技术属性】
技术研发人员：吕斌，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：