自触发的SCR器件制造技术

本发明专利技术公开了一种自触发的SCR器件，包括P衬底，在P衬底上表面依序分别设置有第一P+注入区、第一栅极、第二P+注入区、第一沟槽、第一N+注入区、第二栅极、第二N+注入区、第二沟槽、第三P+注入区；并且在第一P+注入区、第一栅极、第二P+注入区、第一沟槽和部分第一N+注入区的下方共同设有N阱；同时，在第一N+注入区的另一部分、第二栅极、第二N+注入区、第二沟槽和第三P+注入区的下方共同设有P阱。本发明专利技术的SCR器件，通过结构改进及整体优化，使得SCR器件具有更小的面积。小的面积。小的面积。

【技术实现步骤摘要】
自触发的SCR器件


[0001]本专利技术属于集成电路静电放电防护
，涉及一种自触发的SCR器件。

技术介绍

[0002]静电放电(ESD)是集成电路中的一种常见的自然现象，通常ESD事件的发生会导致晶体管的栅氧化层和PN结击穿，因此在集成电路中会专门设计ESD保护模块。此外，集成电路工艺节点的缩小往往伴随着晶体管更薄的栅氧化层和更浅的PN结深，这会导致器件的栅氧化层和PN结更容易被击穿，因此，ESD保护模块的设计迎来艰难的挑战。
[0003]为保证在ESD事件中芯片不被损坏，二极管、MOS管、双极晶体管等常常在电路设计中被用作ESD保护器件，而保证足够的鲁棒性需要使用较大的版图面积，这使得芯片制造成本增加。近年来，晶闸管(SCR)越来越多地用于ESD保护，这是由于其具有较小的版图面积的同时具有更高的鲁棒性而受到广泛关注。但是传统SCR的触发依赖反偏NP结的雪崩击穿，通常需要较高的电压，该电压可能导致电路的内部器件在SCR开启前就被快速上升的电压击穿从而导致电路失效。
[0004]为解决上述问题，可使用一些辅助触发的方式降低SCR的触发电压，其中二极管触发的SCR(Diode triggered SCR，DTSCR)是常用的辅助触发方式。然而，引入的若干辅助触发二极管也会增大版图面积，二极管数量需要根据实际电路决定，通常1V工作电压的电路需要额外引入2到3个二极管，导致版图面积增加了约1倍。因此，亟需研制一种新型结构，为进一步提升SCR的性能提供新的方式。

技术实现思路

[0005]本专利技术的目的是提供一种自触发的SCR器件，解决了现有技术在DTSCR中由于额外引入了二极管，导致版图面积增加较多的问题。
[0006]本专利技术所采用的技术方案是，一种自触发的SCR器件，包括P衬底，在P衬底上表面依序分别设置有第一P+注入区、第一栅极、第二P+注入区、第一沟槽、第一N+注入区、第二栅极、第二N+注入区、第二沟槽、第三P+注入区；并且在第一P+注入区、第一栅极、第二P+注入区、第一沟槽和部分第一N+注入区的下方共同设有N阱；同时，在第一N+注入区的另一部分、第二栅极、第二N+注入区、第二沟槽和第三P+注入区的下方共同设有P阱。
[0007]本专利技术的自触发的SCR器件，其特征还在于：
[0008]所述的第一P+注入区与PMOS晶体管Md1及PMOS晶体管Md2依次串联；PMOS晶体管Md2的栅极和漏极同时与电阻R1和第二栅极连接；电阻R1另一端、第二N+注入区和第三P+注入区共同与电学阴极VSS连接；第一栅极与电阻R2连接，电阻R2另一端和第二P+注入区共同与电学阳极VDD连接。
[0009]所述的第一P+注入区、第一栅极、第二P+注入区及下方N阱共同构成PMOS晶体管Mp；
[0010]所述的第一N+注入区、第二栅极、第二N+注入区及下方P阱共同构成NMOS晶体管
Mn；
[0011]所述的第二P+注入区、N阱和P阱共同构成寄生PNP晶体管Qp；
[0012]所述的第一N+注入区、P阱和第二N+注入区共同构成寄生NPN晶体管Qn；
[0013]所述的寄生PNP晶体管Qp与寄生NPN晶体管Qn一起构成SCR1结构；
[0014]所述的第二P+注入区与N阱形成寄生P+/N阱二极管D
p+/Nw
，N阱与P衬底形成寄生N阱/P衬底二极管D
Nw/Psub
，第一N+注入区和P衬底形成寄生N+/P衬底二极管D
n+/Psub
。
[0015]所述的第一沟槽和第二沟槽均为浅沟槽。
[0016]所述的N阱、P阱、P衬底均采用Si材料。
[0017]所述的第一P+注入区、第二P+注入区、第一N+注入区、第二N+注入区、第三P+注入区均采用Si材料。
[0018]本专利技术的有益效果是，通过结构改进及整体优化，使得SCR器件具有更小的面积。
附图说明
[0019]图1是现有技术的DTSCR的剖面图；
[0020]图2是本专利技术SCR器件的剖面图；
[0021]图3是本专利技术SCR器件的等效电路图；
[0022]图4是本专利技术SCR器件的版图布局图；
[0023]图5是本专利技术SCR器件在ESD放电时的触发路径的示意图；
[0024]图6是本专利技术SCR器件在ESD放电时的主要放电路径的示意图；
[0025]图7是本专利技术SCR器件的电压仿真图；
[0026]图8是本专利技术SCR器件在传输线脉冲测试条件下的测试结果图。
[0027]图中，1.P衬底，2.N阱，3.P阱，4.第一沟槽，5.第二沟槽，6.第一栅极，7.第二栅极，8.第一P+注入区，9.第二P+注入区，10.第一N+注入区，11.第二N+注入区，12.第三P+注入区。
具体实施方式
[0028]下面结合附图和具体实施方式对本专利技术进行详细说明。
[0029]参照图1，是现有技术DTSCR器件的剖面图，以额外增加两个二极管的DTSCR器件结构为例进行说明，二极管D01和二极管D02是常见的P+/N阱二极管，SCR0的阳极区构成二极管D03，D03、D02和D01是串联的关系。SCR0中寄生PNP晶体管是由连接电学阳极VDD的P+注入区(等效为发射极)、连接电学阳极VDD的P+注入区下方的N阱(等效为基极)和P衬底(等效为集电极)构成；寄生NPN晶体管是由连接电学阳极VDD的P+注入区下方的N阱(等效为集电极)、P衬底(等效为基极)和SCR0阴极区的N+注入区(等效为发射极)构成。当ESD事件发生时，VDD电位会快速上升，当超过串联的三个二极管阈值电压之和时二极管串首先导通，此时PNP晶体管的基射结正偏使PNP晶体管开启，此时NPN晶体管的集电结反偏，发射结正偏使得NPN晶体管开启。最终，PNP和NPN晶体管形成正反馈通路从而快速泄放ESD电流。
[0030]参照图2，本专利技术SCR器件的结构是，包括P衬底1，在P衬底1上表面依序分别设置有第一P+注入区8、第一栅极6、第二P+注入区9、第一沟槽4、第一N+注入区10、第二栅极7、第二N+注入区11、第二沟槽5、第三P+注入区12；并且在第一P+注入区8、第一栅极6、第二P+注入
区9、第一沟槽4和部分第一N+注入区10的下方共同设有N阱2；同时，在第一N+注入区10的另一部分、第二栅极7、第二N+注入区11、第二沟槽5和第三P+注入区12的下方共同设有P阱3。
[0031]上述是本专利技术的SCR器件的主体结构，本专利技术的SCR器件的外围结构还包括，第一P+注入区8与PMOS晶体管Md1及PMOS晶体管Md2依次串联；PMOS晶体管Md2的栅极和漏极同时与电阻R1和第二栅极7连接；电阻R1另一端、第二N+注入区11和第三P+注入区12共同与电学阴极VSS连接；第一栅极6与电阻R2连接，电阻R2另一端和第二P+注入区9共同与电学阳极VDD连接。
[0032]在本专利技术的SCR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自触发的SCR器件，其特征在于：包括P衬底(1)，在P衬底(1)上表面依序分别设置有第一P+注入区(8)、第一栅极(6)、第二P+注入区(9)、第一沟槽(4)、第一N+注入区(10)、第二栅极(7)、第二N+注入区(11)、第二沟槽(5)、第三P+注入区(12)；并且在第一P+注入区(8)、第一栅极(6)、第二P+注入区(9)、第一沟槽(4)和部分第一N+注入区(10)的下方共同设有N阱(2)；同时，在第一N+注入区(10)的另一部分、第二栅极(7)、第二N+注入区(11)、第二沟槽(5)和第三P+注入区(12)的下方共同设有P阱(3)。2.根据权利要求1所述的自触发的SCR器件，其特征在于：所述的第一P+注入区(8)与PMOS晶体管Md1及PMOS晶体管Md2依次串联；PMOS晶体管Md2的栅极和漏极同时与电阻R1和第二栅极(7)连接；电阻R1另一端、第二N+注入区(11)和第三P+注入区(12)共同与电学阴极VSS连接；第一栅极(6)与电阻R2连接，电阻R2另一端和第二P+注入区(9)共同与电学阳极VDD连接。3.根据权利要求1或2所述的自触发的SCR器件，其特征在于：所述的第一P+注入区(8)、第一栅极(6)、第二P+注入区(9)及下方N阱(2)共同构成PMOS晶体...

【专利技术属性】
技术研发人员：杨兆年，王鑫，汪佩佩，龙腾，
申请(专利权)人：西安理工大学，
类型：发明
国别省市：