高频大功率电源用SoC芯片制造技术

本发明专利技术属于半导体领域，涉及第三代宽禁带半导体器件及其隔离驱动、智能控制和高压低损耗辅助增压供电系统，并将其制作成为一个SoC芯片。采用多器件并联的桥式功率器件结构，多个器件单元之间采用3D层叠结构，In柱互联，层间镜像布局，磁场抵消，另通过隔离驱动芯片进行驱动，引入延时器和智慧控制器进行同步与时序控制，同时引入高压低功耗供电系统解决供电问题，无须第三方供电，可实现高度集成化。可实现高度集成化。可实现高度集成化。

【技术实现步骤摘要】
高频大功率电源用SoC芯片


[0001]本专利技术涉及一种高频大功率电源用SoC芯片，属于半导体和电力电子


技术介绍

[0002]根据我们对电力电子电源拓扑电路的统计分析发现，几乎所有常见的拓扑电路中存在桥式器件结构，这表明桥式结构器件在电源领域具有广泛通用性，如图1所示。图1中虚线框内的桥式器件结构的特征是上器件(又称高端器件)和下器件(又称低端器件)串联，根据拓扑电路的不同，他们的工作时序也各不相同，但Q1、Q2始终错相180
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工作，而Q1、Q2桥臂向Q3、Q4桥臂切换时有不同时序的需求。目前商业化的功率器件，绝大多数为单个器件，或者单个器件与其驱动器集成，又或者由单个器件组成桥式器件。受传统Si(硅基)半导体技术及工艺的限制，这些商业化的功率器件带载能力有限，且工作频率已经触及瓶颈，继续发展新一代功率器件，并形成高度集成化的解决方案。
[0003]第三代宽禁带半导体器件，尤其是以SiC(碳化硅)和GaN(氮化镓)基器件为代表的第三代宽禁带半导体器件在导通特性和高频特性上均有较大突破，特别适用于高频大功率电源中，其中高频化是实现小尺寸、高度集成化的核心。然而，随着工作频率的提升，同时还要满足大功率的需求，会在串联回路中产生很大的、没有经过变压器负载的电流，以及剧烈的振荡，从而严重影响器件的工作可靠性。因此一方面需要着重注意多器件并联的均衡问题，另一方面还需要考虑布局的小型化以及寄生参数的抑制。
[0004]另外，目前芯片的供电多采用第三方供电，需要设计辅助电源，设计复杂，占PCB板空间大；也有直接从高压处采用恒流源获取电能的，其线性电路结构产生的损耗大，严重影响低负载甚至空载时的功耗。第三代宽禁带半导体器件的驱动与传统Si基器件还存在巨大的差别，其阈值电压更低导致抗噪能力弱，栅控电压低则无法与传统Si基控制芯片完全兼容，因而其驱动策略和驱动电压均需要全新的设计。
[0005]本专利技术为了解决高频大功率电源对半导体器件及技术的需求，提出一种集成式SoC芯片，通过芯片设计将第三代宽禁带半导体器件、隔离驱动、智能控制和高压低功耗供电形成一个集成系统。

技术实现思路

[0006]本专利技术的目的在于提供一种高频大功率电源用SoC芯片。
[0007]本专利技术的目的通过以下技术方案实现：
[0008]一种高频大功率电源用SoC芯片，采用3D层叠结构，共m层，每一层包括桥式功率器件、驱动系统、延时系统，层与层之间通过In柱互相连接，采用镜像布局，使得相邻层之间的磁场互相抵消；
[0009]每层桥式功率器件的结构包括n个器件并联形成的高端器件，以及n个器件并联形成的低端器件，单元内的高端器件与低端器件之间为串联结构，层与层之间的桥式功率器件并联；
[0010]每层的驱动系统分别通过驱动信号驱动该层桥式功率器件中的高端器件和低端器件；
[0011]所述延时系统包括高端器件延时系统RH和低端器件延时系统RL，用于将该层对应的驱动系统的驱动信号延时，以实现该层并联器件的同步驱动；
[0012]还包括同步与时序控制系统，所述同步与时序控制系统接收输入信号，并检测每层结构的每个器件的栅电压的上升沿，以判断器件的驱动速度，然后将快的驱动信号延时，使其与最慢的器件速度一致，以实现SoC芯片的器件的同步驱动。
[0013]优选的，同步与时序控制系统接收的输入信号为数字信号或PWM模拟信号。
[0014]优选的，每一层的驱动系统包括高端隔离驱动芯片DH，以及低端隔离驱动芯片DL；
[0015]高端隔离驱动芯片DH与高端器件延时器RH串联，高端器件延时器RH连接到高端器件的栅极和源极；低端隔离驱动芯片DL与低端器件延时器RL串联，低端器件延时器RL连接到高端器件的栅极和源极；同步与时序控制系统检测高端器件的栅电压，并控制高端隔离驱动芯片DH和高端器件延时器RH的运行，同步与时序控制系统检测低端器件的栅电压，并控制低端隔离驱动芯片DL和低端器件延时器RL的运行。
[0016]优选的，所述驱动系统包括桥式隔离驱动芯片DR；
[0017]桥式隔离驱动芯片DR分别与高端器件延时器RH、低端器件延时器RL连接，高端器件延时器RH连接到高端器件的栅极和源极，低端器件延时器RL连接到低端器件的栅极和源极；同步与时序控制系统检测高端器件的栅电压，以及低端器件的栅电压，并控制桥式隔离驱动芯片DR、高端器件延时器RH以及低端器件延时器RL的运行。
[0018]优选的，每一层还设有高压低功耗辅助供电系统，所述高压低功耗辅助供电系统为该层的桥式功率器件、驱动系统、延时系统以及同步与时序控制系统供电。
[0019]优选的，m在1～10之间取值，n在1～6之间取值。更优选的，m为10，n为6。
[0020]优选的，所述层与层之间采用镜像布局是指上一层的高端器件所在位置在下一层对应的位置为低端器件，上一层的低端器件所在位置在下一层对应的位置为高端器件。
[0021]本专利技术的SoC芯片采用多器件并联的桥式功率器件结构，多个器件单元之间采用3D层叠结构，In柱互联，层间镜像布局，磁场抵消，另通过隔离驱动芯片进行驱动，引入延时器和智慧控制器进行同步与时序控制，同时引入高压低功耗供电系统解决供电问题，无须第三方供电，可实现高度集成化。
[0022]本专利技术的有益效果如下：
[0023]1、采用第三代宽禁带半导体器件及桥式器件结构，针对大功率特别采用多器件单元并联。
[0024]2、引入同步控制器创新以下智能控制功能：
[0025]a)通过可调控延时缓冲与栅电压检测，实现多器件单元之间的同步开、关；
[0026]b)实现高端器件单元与低端器件单元之间的死区时间重构，确保不出现直通；
[0027]c)根据不同电路时序工作的需要，智能控制各桥臂之间的切换相角。
[0028]3、含高压低损耗辅助增压供电系统。
[0029]4、多个器件单元采用3D层叠结构，In柱互联。
[0030]5、层间镜像布局，抵消磁场。
附图说明
[0031]图1为传统电源拓扑电路统计分析图。
[0032]图2为本专利技术的高频大功率电源用SoC芯片的设计思路图。
[0033]图3为多器件并联的桥式功率器件电路结构图。
[0034]图4为多器件单元并联时的同步驱动原理示意图。
[0035]图5为多器件单元并联时的同步驱动时序波形图。
[0036]图6为高压低损耗供电电路工作原理图。
[0037]图7为多器件并联桥式功率器件及其控制SoC模块的实施方案一。
[0038]图8为多器件并联桥式功率器件及其控制SoC模块的实施方案二。
[0039]图9为多器件并联桥式功率器件及其控制SoC模块的侧视图。
[0040]图10为多器件并联桥式功率器件及其控制SoC模块的多层环路及磁场路径演示图。
具体实施方式
[0041]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高频大功率电源用SoC芯片，采用3D层叠结构，共m层，每一层包括桥式功率器件、驱动系统、延时系统，层与层之间通过In柱互相连接，采用镜像布局，使得相邻层之间的磁场互相抵消；每层桥式功率器件的结构包括n个器件并联形成的高端器件，以及n个器件并联形成的低端器件，单元内的高端器件与低端器件之间为串联结构，层与层之间的桥式功率器件并联；每层的驱动系统分别通过驱动信号驱动该层桥式功率器件中的高端器件和低端器件；所述延时系统包括高端器件延时系统RH和低端器件延时系统RL，用于将该层对应的驱动系统的驱动信号延时，以实现该层并联器件的同步驱动；还包括同步与时序控制系统，所述同步与时序控制系统接收输入信号，并检测每层结构的每个器件的栅电压的上升沿，以判断器件的驱动速度，然后将快的驱动信号延时，使其与最慢的器件速度一致，以实现SoC芯片的器件的同步驱动。2.根据权利要求1所述的高频大功率电源用SoC芯片，其特征在于：同步与时序控制系统接收的输入信号为数字信号或PWM模拟信号。3.根据权利要求1所述的高频大功率电源用SoC芯片，其特征在于：每一层的驱动系统包括高端隔离驱动芯片DH，以及低端隔离驱动芯片DL；高端隔离驱动芯片DH与高端器件延时器RH串联，高端器件延时器RH连接到高端器件的栅极和源极；低端隔离驱动芯片DL与低端器件延时器RL串联，低端器件延时器RL连接到高端器件的栅极和源极；同步与时序控制系统检测高端器件的栅电压，并控制高端隔离驱动芯片DH和高端器...

【专利技术属性】
技术研发人员：雷建明，陈敦军，郭慧，
申请(专利权)人：苏州明源创半导体有限公司，
类型：发明
国别省市：