电流镜电路制造技术

本发明专利技术提供了一种电路，该电路包括具有第一端子、第二端子和第三端子的第一晶体管，以及具有第一端子、第二端子和第三端子的第二晶体管。第一晶体管的第一端子包括电路的输入端子，第一晶体管的第二端子耦接到电源总线，并且第一晶体管传导第一电流。第一晶体管的第一端子包括电路的输出端子，第二晶体管的第二端子耦接到电源总线，并且第二晶体管的第三端子耦接到第一晶体管的第三端子。第二晶体管传导与第一电流成比例的第二电流，而基本上与第一晶体管和第二晶体管之间的距离无关。晶体管和第二晶体管之间的距离无关。晶体管和第二晶体管之间的距离无关。

【技术实现步骤摘要】
电流镜电路

技术介绍

[0001]电流镜电路常常用于半导体集成电路诸如半导体存储器中。电流镜电路被广泛用于半导体集成电路中以复制在各种电路中使用的参考电流。常见用途是为运算放大器提供偏置电流。电流镜电路通常包括第一晶体管(有时称为“驱动器件”)，该第一晶体管传导已知的参考电流并产生偏置电压，该偏置电压被施加到传导“镜像电流”的第二晶体管(有时称为“镜像器件”)。通过调整驱动器件的尺寸与镜像器件的尺寸的比率，可以使所产生的镜像电流与参考电流成比例。
[0002]在一些情况下，驱动器件与镜像器件之间的距离可以是显著的。如果驱动器件和镜像器件共享公共电源总线，则电源总线中的寄生电阻可能导致所产生的镜像电流中的误差。
附图说明
[0003]类似编号的元件是指不同的图中的共同部件。
[0004]图1是描绘存储器系统的一个实施方案的框图。
[0005]图2是存储器管芯的一个实施方案的框图。
[0006]图3是三维存储器结构的一个实施方案的一部分的透视图。
[0007]图4A是常规电流镜电路的图。
[0008]图4B是另一个常规电流镜电路的图。
[0009]图5A是电流镜电路的一个实施方案的图。
[0010]图5B是电流镜电路的另一个实施方案的图。
[0011]图6是存储器管芯的一个实施方案的图。
具体实施方式
[0012]本专利技术描述了可用于在半导体集成电路诸如半导体存储器中产生镜像电流的电流镜电路的技术。
[0013]半导体存储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)。
[0014]在半导体存储器中，电流镜电路通常被用于产生电流以读取和写入选定的存储器单元。半导体存储器通常包括被分成子阵列的存储器阵列，一些存储器芯片具有数千个子阵列，每个子阵列具有其自己的读取和写入电路以及电流镜器件。
[0015]在许多具体实施中，参考电流发生器和电流镜驱动器件位于存储器阵列之外。驱动器件产生偏置电压，该偏置电压被分配给每个存储器子阵列中的镜像器件。这导致驱动器件与多个镜像器件之间的大且可变的距离。如果驱动器件和镜像器件共享公共电源总线，则由于电源总线中的寄生电阻而导致的沿电源总线的电压差可能导致所产生的镜像电流中的误差。
[0016]因此，由各种存储器子阵列中的镜像器件产生的电流可能具有与期望电流值相差不可接受的大误差。本专利技术描述了用于提供电流镜电路的技术，所述电流镜电路产生与参考电流成比例的镜像电流，而基本上与驱动器件和镜像器件之间的沿电源总线的电压差无关。此外，所描述的电流镜电路产生与参考电流成比例的镜像电流，而基本上与驱动器件和镜像器件之间的距离无关。
[0017]图1是实现所述技术的存储器系统100的一个实施方案的框图。在一个实施方案中，存储器系统100是SSD。存储器系统100也可以是存储卡、USB驱动器或其他类型的存储器系统。本专利技术的技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，该主机可以是计算机、服务器、电子设备(例如，智能电话、平板电脑或其他移动设备)、器具或使用存储器并具有数据处理能力的另一装置。在一些实施方案中，主机102与存储器系统100分离但连接到该存储器系统。在其他实施方案中，存储器系统100嵌入主机102内。
[0018]图1中描绘的存储器系统100的部件为电子电路。存储器系统100包括连接到一个或多个存储器管芯106和本地高速易失性存储器108(例如，DRAM)的控制器104。所述一个或多个存储器管芯106各自包括多个非易失性存储器单元。下面提供了关于每个存储器管芯106的结构的更多信息。控制器104使用本地高速易失性存储器108来执行某些功能。
[0019]控制器104包括连接到主机102并与其通信的主机接口110。在一个实施方案中，主机接口110提供PCIe接口。也可以使用其他接口，诸如SCSI、SATA等。主机接口110还连接到片上网络(NOC)112，该NOC是集成电路上的通信子系统。在其他实施方案中，NOC 112可以被总线替换。处理器114、ECC引擎116、存储器接口118、DRAM控制器120和硬件加速器122连接到NOC 112并与其通信。
[0020]处理器114执行各种控制器存储器操作，诸如编程、擦除、读取以及存储器管理过程。在一个实施方案中，处理器114由固件编程。在其他实施方案中，处理器114是不具有任何软件的定制的专用硬件电路。在一个实施方案中，处理器114还将转换模块实现为软件/固件过程或作为专用硬件电路。
[0021]在一个实施方案中，ECC引擎116执行错误校正。例如，ECC引擎116根据实现的ECC技术执行数据编码和解码。在一个实施方案中，ECC引擎116是由软件编程的电子电路。例如，ECC引擎116可以是可被编程的处理器。在其他实施方案中，ECC引擎116是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ECC引擎116的功能由处理器114实现。
[0022]在一个实施方案中，存储器接口118与一个或多个存储器管芯106通信。在一个实施方案中，存储器接口118提供切换模式接口。也可以使用其他接口。在一些示例性具体实施中，存储器接口118(或控制器104的另一部分)实现用于向一个或多个存储器管芯传输数据以及从一个或多个存储器管芯接收数据的调度器和缓冲器。
[0023]在一个实施方案中，DRAM控制器120用于操作本地高速易失性存储器108(例如，DRAM)并与其通信。在其他实施方案中，本地高速易失性存储器108可以是SRAM或另一种类型的易失性存储器。
[0024]图2是存储器管芯200的一个实施方案的功能框图。图1的一个或多个存储器管芯106中的每个存储器管芯可实现为图2的存储器管芯200。图2中描绘的部件是电子电路。在一个实施方案中，每个存储器管芯200包括存储器结构202、控制电路204和读/写电路206。存储器结构202可经由行解码器208由字线来寻址，并且经由列解码器210由位线来寻址。
[0025]在一个实施方案中，读/写电路206包括多个感测块212(包括SB1、SB2、...、SBp(感测电路))并且允许多个存储器单元中的一个(或多个)数据页面被并行读取或并行编程(写入)。在一个实施方案中，每个感测块212包括感测放大器和连接到位线的一组锁存器。锁存器存储要写入的数据和/或已读取的数据。在一个实施方案中，每个感测块212的感测放大器包括位线驱动器。在一个实施方案中，命令和数据经由线路214在控制器104与存储器管芯200之间传输。在一个实施方案中，存储器管芯200包括连接到线路214的一组输入和/或输出(I/O)引脚。
[0026]在一个实施方案中，控制电路204与读/写电路206协作以在存储器结构202上执行存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，所述电路包括：第一晶体管，所述第一晶体管包括第一端子、第二端子和第三端子，所述第一晶体管的所述第一端子包括所述电路的输入端子，所述第一晶体管的所述第二端子耦接到电源总线，所述第一晶体管传导第一电流；和第二晶体管，所述第二晶体管包括第一端子、第二端子和第三端子，所述第一晶体管的所述第一端子包括所述电路的输出端子，所述第二晶体管的所述第二端子耦接到所述电源总线，所述第二晶体管的所述第三端子耦接到所述第一晶体管的所述第三端子，其中所述第二晶体管传导与所述第一电流成比例的第二电流，而基本上与所述第一晶体管和所述第二晶体管之间的距离无关。2.根据权利要求1所述的电路，其中所述第一晶体管的所述第一端子耦接到所述第一晶体管的所述第三端子。3.根据权利要求1所述的电路，其中所述第二电流基本上等于所述第一电流。4.根据权利要求1所述的电路，其中所述第二晶体管的所述第二端子处的电压基本上等于所述第一晶体管的所述第二端子处的电压，而与所述第一晶体管和所述第二晶体管之间的距离无关。5.根据权利要求1所述的电路，其中：所述第一晶体管的所述第二端子耦接到所述电源总线上的第一位置；并且所述第二晶体管的所述第二端子耦接到所述电源总线上不同于所述第一位置的第二位置。6.根据权利要求5所述的电路，其中所述电源总线的所述第一位置处的第一电压不同于所述电源总线的所述第二位置处的第二电压。7.根据权利要求1所述的电路，所述电路还包括：第三晶体管，所述第三晶体管包括第一端子、第二端子和第三端子，所述第三晶体管的所述第一端子耦接到所述电源总线，所述第三晶体管的所述第二端子耦接到所述第三晶体管的所述第二端子以传导所述第一电流；和第四晶体管，所述第四晶体管包括第一端子、第二端子和第三端子，所述第四晶体管的所述第一端子耦接到所述电源总线，所述第四晶体管的所述第二端子耦接到所述第二晶体管的所述第二端子，所述第三晶体管的所述第三端子耦接到所述第四晶体管的所述第三端子。8.根据权利要求7所述的电路，其中所述第三晶体管的所述第一端子耦接到所述第三晶体管的所述第三端子。9.根据权利要求7所述的电路，其中所述第一晶体管和所述第二晶体管具有第一导电类型，并且所述第三晶体管和所述第四晶体管具有不同于所述第一导电类型的第二导电类型。10.根据权利要求1所述的电路，其中所述电源总线包括接地总线、正电源总线或负电源总线中的任一者。11.根据权利要求1所述的...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：