一种晶振与芯片叠封的小型化基板封装结构和加工工艺制造技术

本申请实施例公开了一种晶振与芯片叠封的小型化基板封装结构和加工工艺，晶振与芯片叠封的小型化基板封装结构包括了基板、晶振、粘接层和芯片，晶振通过第一焊接层和第二焊接层与基板焊接，通过粘接层与基板进行粘接，而芯片设置在晶振上，通过本申请实施例提供的封装结构将晶振与芯片叠封在一起，可以实现用于对半导体器件进行封装的塑封体尺寸与晶振、芯片的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数导致的分层，翘曲等问题。翘曲等问题。翘曲等问题。

【技术实现步骤摘要】
一种晶振与芯片叠封的小型化基板封装结构和加工工艺


[0001]本申请实施例涉及半导体集成电路
，尤其涉及一种晶振与芯片叠封的小型化基板封装结构和加工工艺。

技术介绍

[0002]随着设备小型化的发展，以手机，手表为代表的消费类，以基站，服务器为代表的工业类对小型化的需求越来越迫切，晶振作为频率输出端，晶振外置和芯片焊接在PCB上，极大的占用了PCB的尺寸面积，且在塑封过程不同元器件以及塑封料膨胀系数不同容易导致半导体器件分层和翘曲。

技术实现思路

[0003]本专利技术旨在至少解决现有技术或相关技术中存在的技术问题之一。
[0004]为此，本专利技术的第一方面提供了一种晶振与芯片叠封的小型化基板封装结构。
[0005]本专利技术的第二方面提供了一种加工工艺。
[0006]有鉴于此，根据本申请实施例的第一方面提出了一种晶振与芯片叠封的小型化基板封装结构，包括：基板，所述基板上形成有间隔布置的第一焊接层和第二焊接层；晶振，所述晶振通过所述第一焊接层和所述第二焊接层连接于所述基板；粘接层，所述粘接层位于所述第一焊接层和所述第二焊接层之间，连接于所述基板和所述晶振；芯片，所述芯片设置在所述晶振上。
[0007]在一种可行的实施方式中，晶振与芯片叠封的小型化基板封装结构还包括：隔离缓冲块，所述隔离缓冲块布置在所述晶振的两侧；塑封体，所述塑封体覆盖在所述基板上，并包覆所述隔离缓冲块和所述晶振；其中，所述基板上形成有凹槽，所述隔离缓冲块设置在所述凹槽内。
[0008]在一种可行的实施方式中，所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；所述隔离缓冲块与所述晶振之间的距离为50um至100um。
[0009]在一种可行的实施方式中，所述芯片的膨胀系数为4.2
×
10
‑6/℃至4.7
×
10
‑6/℃，所述晶振的膨胀系数为5.5
×
10
‑6/℃至6.0
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‑6/℃，所述隔离缓冲块的膨胀系数为25
×
10
‑6/℃至30
×
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‑6/℃，所述塑封体的膨胀系数为25
×
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‑6/℃至30
×
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‑6/℃，所述基板的膨胀系数为11
×
10
‑6/℃至16
×
10
‑6/℃。
[0010]在一种可行的实施方式中，晶振与芯片叠封的小型化基板封装结构还包括：绝缘胶层，所述绝缘胶层设置在所述芯片和所述晶振之间；键合线，所述键合线连接于所述芯片和所述基板。
[0011]根据本申请实施例的第二方面提出了一种加工工艺，用于制备如上述任一技术方
案所述的晶振与芯片叠封的小型化基板封装结构，所述加工工艺包括：在基板上设置绝缘胶；在绝缘胶的两侧刷涂焊膏，焊膏的刷涂高度高于所述绝缘胶的高度；将所述晶振通过所述焊膏连接于所述基板，所述焊膏形成所述第一焊接层和所述第二焊接层，且所述晶振对所述绝缘胶进行挤压，以使绝缘胶填充所述晶振和所述基板之间的间隙；在所述晶振背离于所述基板的一侧形成绝缘胶层，并将所述芯片设置在所述绝缘胶层上。
[0012]在一种可行的实施方式中，加工工艺还包括：在所述晶振的两侧形成隔离缓冲块；经由第一个方向向所述基板上供给塑封料，进行预注塑；将键合线键合到所述基板和所述芯片上。
[0013]在一种可行的实施方式中，加工工艺还包括：将键合后的半导体器件设置在注塑机内，通过第二个方向向所述基板上供给塑封料，进行二次注塑。
[0014]在一种可行的实施方式中，所述焊膏的刷涂高度与所述绝缘胶的高度的差值为5um至15um；所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；所述隔离缓冲块与所述晶振之间的距离为50um至100um；所述基板上的绝缘胶的体积为填充整个晶振底部空洞区域。
[0015]在一种可行的实施方式中，在所述在基板上设置绝缘胶的步骤之前还包括：对所述基板进行烘烤，去除所述基板的部分水蒸气；所述加工工艺还包括：对完成注塑的半导体器件进行烘烤，以消除半导体器件的内应力。
[0016]相比现有技术，本专利技术至少包括以下有益效果：本申请实施例提供的半导体器件包括了基板、晶振、粘接层和芯片，晶振通过第一焊接层和第二焊接层与基板焊接，通过粘接层与基板进行粘接，而芯片设置在晶振上，通过本申请实施例提供的半导体器件晶振与芯片叠封在一起，可以实现用于对半导体器件进行封装的塑封体尺寸与晶振、芯片的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数差异导致的分层，翘曲等问题。通过本申请实施例提供的半导体器件，在封装过程中，先在基板上设置绝缘胶，并在绝缘胶的两侧设置焊膏，而后将晶振通过焊膏连接于基板，焊膏凝固即可形成第一焊接层和第二焊接层，而在焊膏凝固的过程中，晶振与基板之间会形成空腔，而随着晶振的下压，晶振会对绝缘胶进行挤压，挤压之后的绝缘胶可以填充在晶振和基板之间的间隙内，使得晶振可以更好地连接于基板，降低了基板与晶振分层、开裂和翘曲的概率。
附图说明
[0017]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请
的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的一个角度示意性结构图；图2为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的未安装晶振的示意性结构图；图3为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的晶振向基板上安装的一种状态的示意性结构图；图4为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的晶振向基板上安装的另一种状态的示意性结构图；图5为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的加工工艺的示意性步骤流程图。
[0018]其中，图1至图4中附图标记与部件名称之间的对应关系为：110基板、120晶振、130粘接层、140芯片、150隔离缓冲块、160塑封体、170绝缘胶层、180键合线、190焊盘；111第一焊接层、112第二焊接层。
具体实施方式
[0019]为了更好的理解上述技术方案，下面通过附图以及具体实施例对本申请实施例的技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请实施例技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
[0020]如图1至图4所示，根据本申请实施例的第一方面提出了一种晶振与芯片叠封的小型化基板封装结构，包括：基板110，基板110上形成有间隔布置的第一焊接层111和第二焊接层112；晶振120，晶振120本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶振与芯片叠封的小型化基板封装结构，其特征在于，包括：基板，所述基板上形成有间隔布置的第一焊接层和第二焊接层；晶振，所述晶振通过所述第一焊接层和所述第二焊接层连接于所述基板；粘接层，所述粘接层位于所述第一焊接层和所述第二焊接层之间，连接于所述基板和所述晶振；芯片，所述芯片设置在所述晶振上。2.根据权利要求1所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，还包括：隔离缓冲块，所述隔离缓冲块布置在所述晶振的两侧；塑封体，所述塑封体覆盖在所述基板上，并包覆所述隔离缓冲块和所述晶振；其中，所述基板上形成有凹槽，所述隔离缓冲块设置在所述凹槽内。3.根据权利要求2所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；所述隔离缓冲块与所述晶振之间的距离为50um至100um。4.根据权利要求2所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，所述芯片的膨胀系数为4.2
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【专利技术属性】
技术研发人员：于政，刘怀超，吴靖宇，
申请(专利权)人：北京炬玄智能科技有限公司，
类型：发明
国别省市：