一种半导体器件及其制造方法、电子设备技术

一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。电阻更稳定。电阻更稳定。

【技术实现步骤摘要】
一种半导体器件及其制造方法、电子设备


[0001]本公开实施例涉及但不限于半导体技术，尤指一种半导体器件及其制造方法、电子设备。

技术介绍

[0002]传统的垂直环栅动态随机存取存储器(Dynamic Random Acess Memory，DRAM)阵列，其制作方法是，先形成埋入式位线再形成字线，然后在顶部形成存储电容(storage node)，工艺复杂且难以精确控制，器件性能不佳。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开实施例提供了一种半导体器件及其制造方法、电子设备，降低工艺难度，提高器件性能。
[0005]本公开实施例提供了一种半导体器件，包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。
[0006]在一些实施例中，所述位线与所述第二区域的接触面平行于所述衬底。
[0007]在一些实施例中，所述位线靠近所述衬底一侧的表面平行于所述衬底。
[0008]在一些实施例中，在平行于所述衬底的平面上，所述位线的正投影包括长方形。
[0009]在一些实施例中，所述第二晶圆包括分别沿第一方向和第二方向阵列分布的多个所述晶体管，所述第一晶圆包括多条沿所述第二方向延伸的所述位线，其中，沿所述第二方向分布的同一列的晶体管的第二区域连接同一位线，所述第一方向和所述第二方向交叉。
[0010]在一些实施例中，所述晶体管还包括：栅电极，所述栅电极环绕所述沟道区域的侧壁，沿所述第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线。
[0011]在一些实施例中，半导体器件还包括：设置在所述位线远离所述第二晶圆一侧的逻辑电路。
[0012]在一些实施例中，所述逻辑电路在所述衬底的正投影与所述晶体管在所述衬底的正投影存在交叠。
[0013]本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件。
[0014]在一些实施例中，所述半导体器件还包括：设置在所述晶体管远离所述第一晶圆一侧的电容，所述电容包括第一极板、第二极板和设置在所述第一极板和第二极板之间的介质层，所述第一极板通过节点接触层与所述第一区域连接。
[0015]本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶
体管，所述晶体管包括半导体柱，所述制造方法包括：
[0016]提供包括衬底的第一晶圆，在所述衬底上形成位线层；
[0017]提供第二晶圆，所述第二晶圆包括基底和设置在所述基底上的半导体层，翻转所述第二晶圆，将所述第二晶圆远离所述基底一侧与所述第一晶圆键合，刻蚀去除所述基底以暴露所述半导体层，其中，所述位线层与所述半导体层接触；
[0018]刻蚀所述半导体层和所述位线层，形成至少一个沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述沟道区域朝向所述衬底一侧，以及，形成至少一条位线，所述第二区域与所述位线接触。
[0019]在一些实施例中，所述刻蚀所述半导体层和所述位线层包括：
[0020]形成多个沿第一方向延伸的字线隔离槽，所述字线隔离槽贯穿所述半导体层且暴露所述位线层，所述字线隔离槽将所述半导体层分割为多个半导体部；
[0021]形成多个沿第二方向延伸且贯穿所述位线层的位线隔离槽，所述位线隔离槽将所述位线层分割为多条位线，所述第二方向与所述第一方向交叉。
[0022]在一些实施例中，所述提供第二晶圆包括：在基底上外延生长并进行掺杂形成半导体层。
[0023]在一些实施例中，所述在所述衬底上形成位线层包括：
[0024]在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
[0025]在所述第一绝缘层上依次沉积第一导电薄膜和连接层薄膜，构图形成位线层；
[0026]或者，在所述衬底上沉积第一绝缘薄膜，形成第一绝缘层；
[0027]在所述第一绝缘层上挖槽后沉积第一导电薄膜，磨平形成设置在槽内的第一导电层；
[0028]沉积连接层薄膜，构图形成连接层，所述第一导电层和所述连接层即构成所述位线层，所述连接层在所述衬底的正投影与所述第一导电层在所述衬底的正投影重叠。
[0029]在一些实施例中，在所述衬底上形成位线层前，还包括，在所述衬底上形成逻辑电路。
[0030]本公开实施例包括一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，相比相关技术中，在半导体柱的底部挖槽并填充导电材料形成位线的方案，本公开实施例的方案，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。另外，同一存储阵列的不同位线的大小形状更容易控制，可以使得不同位线大小形状一致，使得位线电阻稳定。
[0031]本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
[0032]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0033]附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本专利技术的技术方案，并不构成对技术方案的限制。
[0034]图1A为一示例性实施例提供的半导体器件的平面示意图；
[0035]图1B为沿图1A中AA
’
方向的截面图；
[0036]图2A为一示例性实施例提供的形成位线层后的俯视图；
[0037]图2B为一示例性实施例提供的形成位线层后沿AA
’
方向的截面图；
[0038]图2C为另一示例性实施例提供的形成位线层后沿AA
’
方向的截面图；
[0039]图3为一示例性实施例提供的第二晶圆沿垂直于基底方向的截面图；
[0040]图4为一示例性实施例提供的键合后沿垂直于衬底方向的截面图；
[0041]图5为一示例性实施例提供的形成字线隔离槽后沿AA
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。2.根据权利要求1所述的半导体器件，其特征在于，所述位线与所述第二区域的接触面平行于所述衬底。3.根据权利要求1所述的半导体器件，其特征在于，所述位线靠近所述衬底一侧的表面平行于所述衬底。4.根据权利要求1所述的半导体器件，其特征在于，在平行于所述衬底的平面上，所述位线的正投影包括长方形。5.根据权利要求1所述的半导体器件，其特征在于，所述第二晶圆包括分别沿第一方向和第二方向阵列分布的多个所述晶体管，所述第一晶圆包括多条沿所述第二方向延伸的所述位线，其中，沿所述第二方向分布的同一列的晶体管的第二区域连接同一位线，所述第一方向和所述第二方向交叉。6.根据权利要求5所述的半导体器件，其特征在于，所述晶体管还包括：栅电极，所述栅电极环绕所述沟道区域的侧壁，沿所述第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线。7.根据权利要求1至6任一所述的半导体器件，其特征在于，半导体器件还包括：设置在所述位线远离所述第二晶圆一侧的逻辑电路。8.根据权利要求7所述的半导体器件，其特征在于，所述逻辑电路在所述衬底的正投影与所述晶体管在所述衬底的正投影存在交叠。9.一种电子设备，其特征在于，包括如权利要求1至8任一所述的半导体器件。10.根据权利要求9所述的电子设备，其特征在于，所述半导体器件还包括：设置在所述晶体管远离所述第一晶圆一侧的电容，所述电容包括第一极板、第二极板和设置在所述第一极板和第二极板之间的介质层，所述第一极板通过节点接触层与所述第一区域连接。11.一种半导体器件的制造方法，其特征在于，所述半导体器件包括...

【专利技术属性】
技术研发人员：李玉科，毛淑娟，梁鸿刚，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：