半导体器件及其制造方法技术

一种用于制造半导体器件的方法，其包括：在衬底之上通过交替地堆叠多个半导体层和多个刻蚀阻挡层来形成堆叠体；通过对堆叠体的第一部分进行刻蚀来形成多个台阶以停止在刻蚀阻挡层处；通过对堆叠体的第二部分进行刻蚀来形成狭缝；通过狭缝用牺牲电介质层代替台阶的刻蚀阻挡层；用字线代替牺牲电介质层；以及形成耦接至字线的接触插塞。成耦接至字线的接触插塞。成耦接至字线的接触插塞。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2022年2月21日提交的申请号为10
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2022
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0022385的韩国专利申请的优先权，其全部内容通过引用整体合并于此。


[0003]本专利技术的各种实施例涉及一种半导体器件，并且更具体地，涉及一种具有三维结构的半导体器件及其制造方法。

技术介绍

[0004]不断减小存储单元的尺寸以增大存储器件的净裸片。随着存储单元的尺寸小型化，需要减小寄生电容Cb并且同时增大电容。然而，由于存储单元的结构限制，难以增大净裸片。
[0005]最近，提出了包括以三维布置的存储单元的三维半导体存储器件。

技术实现思路

[0006]本专利技术的实施例涉及一种包括高度集成的存储单元的半导体器件及其制造方法。
[0007]根据本专利技术的实施例，一种用于制造半导体器件的方法包括：在衬底之上形成堆叠体，所述堆叠体包括多个半导体层和多个刻蚀阻挡层；通过对堆叠体的第一部分进行刻蚀来形成多个台阶以停止在刻蚀阻挡层处；通过对堆叠体的第二部分进行刻蚀来形成狭缝；通过狭缝用牺牲电介质层代替台阶的刻蚀阻挡层；用字线代替牺牲电介质层；以及形成耦接至字线的接触插塞。
[0008]根据本专利技术的另一个实施例，一种用于制造半导体器件的方法包括：在下部结构之上通过将多个硅锗层和多个硅层交替地堆叠来形成堆叠体；通过对堆叠体的第一部分进行刻蚀来形成多个台阶；通过对堆叠体的第二部分进行刻蚀来形成狭缝；通过狭缝用牺牲电介质层代替台阶的硅锗层；用字线代替牺牲电介质层；以及形成耦接至字线的接触插塞。
[0009]根据本专利技术的又另一个实施例，一种用于制造半导体器件的方法包括：形成单元堆叠体，在该单元堆叠体中子单元堆叠在衬底之上被堆叠多次，其中子单元堆叠包括以上述顺序堆叠的第一氧化硅、第一氮化硅、单晶硅层、第二氮化硅、以及第二氧化硅；分别用第一字线和第二字线代替单元堆叠体的第一氮化硅和第二氮化硅；形成位线，该位线共同耦接至硅层的第一端并且垂直于衬底的表面定向；以及形成电容器，该电容器包括储存节点，该储存节点分别耦接至硅层的第二端。形成单元堆叠体可以包括：通过在衬底之上将多个硅层和多个硅锗层交替地堆叠来形成堆叠体；通过对堆叠体的第一部分进行刻蚀来形成多个台阶；通过对堆叠体的第二部分进行刻蚀来形成狭缝；通过狭缝用第一氧化硅、第一氮化硅、第二氮化硅、以及第二氧化硅代替台阶的硅锗层。
[0010]根据本专利技术的又另一个实施例，一种半导体器件包括：下部结构；单元隔离电介质层，该单元隔离电介质层竖向地堆叠在下部结构之上以平行于下部结构；单晶硅有源层，这
些单晶硅有源层设置在单元隔离电介质层之间并且被横向地定向以平行于下部结构；字线，这些字线被横向地定向以与单元隔离电介质层之间的每个单晶硅有源层交叉；位线，所述位线共同地耦接至单晶硅有源层的一侧以及在垂直于下部结构的方向上延伸；以及电容器，这些电容器连接至单晶硅有源层的另一侧。
[0011]根据本专利技术的又另一个实施例，一种半导体器件包括：字线堆叠，该字线堆叠包括多个双字线，该多个双字线在下部结构之上沿与下部结构的表面垂直的方向堆叠；字线焊盘，这些字线焊盘横向地定向在每个双字线的边缘部分之间；以及接触插塞，该接触插塞接触双字线的边缘部分的上部。每个双字线可以包括第一字线和第二字线，并且字线焊盘可以比第一字线和第二字线厚。
[0012]通过参考附图的以下详细描述，本专利技术的这些和其他特征和优点对于本领域技术人员来说将变得显而易见。
附图说明
[0013]图1是示出根据本专利技术的实施例的半导体器件的示意性透视图。
[0014]图2是示出图1所示的存储单元的示意性截面图。
[0015]图3是示出根据本专利技术的另一个实施例的半导体器件的示意性透视图。
[0016]图4是示出图3所示的竖向存储单元阵列的截面图。
[0017]图5是示出根据本专利技术的另一个实施例的半导体器件的示意性平面图。
[0018]图6A和图6B是示出根据本专利技术的另一个实施例的半导体器件的示意性透视图。
[0019]图7至图21是示出根据本专利技术的实施例的用于制造半导体器件的方法的示例的截面图。
[0020]图22是示出根据本专利技术的另一个实施例的半导体器件的示意性平面图。
[0021]图23至图33可以示出用于制造图22所示的半导体器件的方法的示例的截面图。
具体实施方式
[0022]下面将参考附图更详细地描述本专利技术的各种实施例。然而，本专利技术可以以不同的形式实施并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例，以使本公开彻底和完整，并将本专利技术的范围充分传达给本领域技术人员。在整个公开中，相同的附图标记在本专利技术的各个附图和实施例中指代相同的部件。
[0023]附图不一定按比例绘制，并且在某些情况下，可能已经夸大比例以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
[0024]根据本专利技术的以下实施例，可以通过将存储单元竖向地堆叠来增大存储单元密度并减少寄生电容。
[0025]图1是示出根据本专利技术的实施例的半导体器件100的示意性透视图。图2是示出图1所示的存储单元的示意性截面图。
[0026]参考图1和图2，根据实施例的半导体器件100可以包括存储单元MC。半导体器件100的每个存储单元MC可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括有源层ACT和字线DWL。字线DWL可以具有双字线结构。例如，字线DWL可以包括彼此面对的第一字线
WL1和第二字线WL2，有源层ACT介于第一字线WL1和第二字线WL2之间。电容器CAP可以包括储存节点SN、电介质层DE和板式节点PN。
[0027]位线BL可以具有沿第一方向D1延伸的柱形状。有源层ACT可以具有沿与第一方向D1相交的第二方向D2延伸的条形状。字线DWL可以具有沿与第一方向D1和第二方向D2相交的第三方向D3延伸的线形状。电容器CAP的板式节点PN可以耦接至板式线PL。第一方向D1、第二方向D2和第三方向D3可以彼此正交。
[0028]位线BL可以在第一方向D1上竖向地定向。位线BL可以被称为竖向地定向的位线或柱型位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料、或它们的组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物、或它们的组合。位线BL可以包括多晶硅、氮化钛、钨、或它们的组合。例如，位线BL可以包括：掺杂有N型杂质的氮化钛(TiN)或多晶硅。位线BL可以包括TiN/W堆叠，该TiN/W堆叠包括：氮化钛以及氮化钛之上的钨。
[0029]字线DWL可以在第三方向D3上延伸，并且有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL开始在第二方向D2上横本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于制造半导体器件的方法，包括：在衬底之上形成堆叠体，所述堆叠体包括多个半导体层和多个刻蚀阻挡层；通过对所述堆叠体的第一部分进行刻蚀来形成多个台阶以停止在所述刻蚀阻挡层处；通过对所述堆叠体的第二部分进行刻蚀来形成狭缝；通过所述狭缝用牺牲电介质层代替所述台阶的所述刻蚀阻挡层；用字线代替所述牺牲电介质层；以及形成耦接至所述字线的接触插塞。2.如权利要求1所述的方法，其中，每个所述半导体层包括硅层，以及每个所述刻蚀阻挡层包括硅锗层。3.如权利要求1所述的方法，其中，所述牺牲电介质层包括氮化硅。4.如权利要求1所述的方法，其中，所述半导体层被形成为比所述刻蚀阻挡层厚。5.如权利要求1所述的方法，其中，所述半导体层包括第一半导体层和第二半导体层，所述第二半导体层比所述第一半导体层厚，以及所述刻蚀阻挡层被设置在所述第一半导体层与所述第二半导体层之间。6.如权利要求5所述的方法，其中，所述第一半导体层被形成为具有比所述第二半导体层大的厚度。7.如权利要求5所述的方法，其中，所述第二半导体层被形成为比所述刻蚀阻挡层厚。8.如权利要求5所述的方法，还包括：形成位线，所述位线共同耦接至所述第一半导体层的第一端并且垂直于所述衬底的表面定向；以及形成电容器，所述电容器包括储存节点，所述储存节点分别耦接至所述第一半导体层的第二端。9.一种用于制造半导体器件的方法，包括：在下部结构之上通过将多个硅锗层和多个硅层交替地堆叠来形成堆叠体；通过对所述堆叠体的第一部分进行刻蚀来形成多个台阶；通过对所述堆叠体的第二部分进行刻蚀来形成狭缝；通过所述狭缝用牺牲电介质层代替所述台阶的所述硅锗层；用字线代替所述牺牲电介质层；以及形成耦接至所述字线的接触插塞。10.如权利要求9所述的方法，其中，通过外延生长形成...

【专利技术属性】
技术研发人员：尹慧媛，金承焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：