半导体器件制造技术

本实用新型专利技术提供一种半导体器件，包括：衬底；隔离区，所述隔离区位于所述衬底内，并定义出多个有源区；多条位线，所述多条位线位于所述衬底上；多个接触插塞，所述多个接触插塞分别位于所述多条位线之间，且所述接触插塞包括一底部，所述底部位于所述衬底的所述有源区内，所述底部与所述有源区相邻的侧面至少包括位于不同平面的第一侧面和第二侧面。通过在与有源区相邻的侧面形成多个位于不同平面的侧面，可以降低接触电阻，提高半导体器件的接触性能，从而提高半导体器件的读写速度。从而提高半导体器件的读写速度。从而提高半导体器件的读写速度。

【技术实现步骤摘要】
半导体器件


[0001]本技术涉及半导体
，尤其涉及一种半导体器件。

技术介绍

[0002]随着各种电子产品朝小型化发展，半导体存储装置的设计也需要满足高积集度和高密度的要求。对于具备凹入式栅极结构的DRAM(Dynamic Random Access Memory，动态随机存取存储器)而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM。
[0003]一般来说，具备凹入式栅极结构的DRAM是由数目庞大的存储单元聚集形成一阵列区，用来存储数据。每一存储单元可包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字线的电压信号。根据实际需要，阵列区中的存储单元密度需持续提升，使得半导体器件不断微缩，导致接触性能劣化。
[0004]因此，需要一种新的半导体器件结构，以至少解决上述问题。

技术实现思路

[0005]本技术的主要目的是提供一种半导体器件，降低接触电阻，提高半导体器件的接触性能。
[0006]本技术提供一种半导体器件，包括：衬底；隔离区，所述隔离区位于所述衬底内，并定义出多个有源区；多条位线，所述多条位线位于所述衬底上；多个接触插塞，所述多个接触插塞分别位于所述多条位线之间，且所述接触插塞包括一底部，所述底部位于所述衬底的所述有源区内，所述底部与所述有源区相邻的侧面至少包括位于不同平面的第一侧面和第二侧面。
[0007]可选的，所述第一侧面和/或所述第二侧面大致为平面。
[0008]可选的，所述第一侧面与所述第二侧面成预设夹角。
[0009]可选的，所述第一侧面与所述第二侧面在所述隔离区表面相交。
[0010]可选的，所述第一侧面与所述第二侧面在所述隔离区内相交。
[0011]可选的，所述第一侧面与所述第二侧面在所述有源区内相交。
[0012]可选的，所述接触插塞的所述底部与所述有源区相邻的所述侧面暴露所述隔离区。
[0013]可选的，还包括：第三侧面，所述第三侧面沿所述暴露的隔离区的边界延伸。
[0014]本技术提供一种半导体器件，包括：衬底；隔离区，所述隔离区位于所述衬底内，并定义出多个有源区；多条位线，所述多条位线位于所述衬底上；多个凹槽，所述多个凹槽分别位于所述多条位线之间，所述多个凹槽的底面低于所述有源区的顶面并暴露部分所述有源区，其中，所述凹槽与所述有源区相邻的侧面至少包括位于不同平面的第一侧面和第二侧面；多个接触插塞，所述多个接触插塞分别位于所述多条位线之间，且所述接触插塞
部分位于所述凹槽内并与所述有源区物理性接触。
[0015]可选的，所述第一侧面和/或所述第二侧面大致为平面。
[0016]可选的，所述第一侧面与所述第二侧面成预设夹角。
[0017]可选的，所述第一侧面与所述第二侧面在所述隔离区表面相交。
[0018]可选的，所述第一侧面与所述第二侧面在所述隔离区内相交。
[0019]可选的，所述第一侧面与所述第二侧面在所述有源区内相交。
[0020]可选的，所述凹槽与所述有源区相邻的所述侧面暴露所述隔离区。
[0021]可选的，还包括：第三侧面，所述第三侧面沿所述暴露的隔离区的边界延伸。
[0022]通过在与有源区相邻的侧面形成多个位于不同平面的侧面，降低接触电阻，提高半导体器件的接触性能，从而提高半导体器件的读写速度。
附图说明
[0023]所附图示提供对于本技术实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0024]图1为根据本申请一示例性实施方式的半导体器件的俯视图；
[0025]图2至图9为根据本申请的制造图1所示的半导体器件的一示例性制造过程的剖面示意图；
[0026]图10为根据本申请另一实施方式的半导体器件的剖面示意图；
[0027]图11为根据本申请又一实施方式的半导体器件的剖面示意图；
[0028]其中，附图标记如下：
[0029]10衬底
[0030]12有源区
[0031]14隔离区
[0032]16绝缘层
[0033]102栅极绝缘层
[0034]104导电层
[0035]106绝缘盖层
[0036]202半导体层
[0037]204金属层
[0038]206硬遮罩层
[0039]22第一绝缘层
[0040]24第二绝缘层
[0041]32阻障层
[0042]34接触插塞
[0043]34a半导体层
[0044]34b金属层
[0045]34
‑
B底部
[0046]WL字线
[0047]BL位线
[0048]AA第一剖面方向
[0049]BB第二剖面方向
[0050]D1第一方向
[0051]D2第二方向
[0052]D3第三方向
[0053]BC位线凹槽
[0054]SC1、SC2、SC3凹槽
[0055]SC1a、SC2a、SC3a第一侧面
[0056]SC1b、SC2b、SC2b第二侧面
[0057]SC2c第三侧面
具体实施方式
[0058]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
[0059]图1为根据本申请一示例性实施方式的半导体器件的俯视图，为简化图示，图1中的平面图省略了部分结构；图2至图9中为本申请一实施例的半导体器件的剖面示意图，左侧是大致沿图1的第一剖面方向AA的剖面示意图，右侧是大致沿图1的第二剖面方向BB的剖面示意图；图10和图11为根据本申请其他实施例的半导体器件的大致沿图1的第一剖面方向AA的剖面示意图。其中，第一剖面方向AA大致平行于第二方向D2，第二剖面方向BB大致平行于第一方向D1。
[0060]参考图1和图9，图9是本申请一实施例的半导体器件的剖面示意图，该半导体器件可以包括衬底10、隔离区14、有源区12、位线BL、接触插塞34。其中，所述隔离区14位于所述衬底10内，并在衬底10内定义出多个有源区12；位线BL可以为多条，所述多条位线BL位于所述衬底10上；接触插塞34可以为多个，所述多个接触插塞34分别位于所述多条位线BL之间，且所述接触插塞34包括一底部34
‑
B，所述底部34
‑
B位于所述衬底10的所述有源区12内，所述底部34
‑
B与所述有源区12相邻的侧面至少包括位于不同平面的第一侧面SC1a和第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；隔离区，所述隔离区位于所述衬底内，并定义出多个有源区；多条位线，所述多条位线位于所述衬底上；多个接触插塞，所述多个接触插塞分别位于所述多条位线之间，且所述接触插塞包括一底部，所述底部位于所述衬底的所述有源区内，所述底部与所述有源区相邻的侧面至少包括位于不同平面的第一侧面和第二侧面。2.根据权利要求1所述的半导体器件，其特征在于，所述第一侧面和/或所述第二侧面大致为平面。3.根据权利要求1所述的半导体器件，其特征在于，所述第一侧面与所述第二侧面成预设夹角。4.根据权利要求3所述的半导体器件，其特征在于，所述第一侧面与所述第二侧面在所述隔离区表面相交。5.根据权利要求3所述的半导体器件，其特征在于，所述第一侧面与所述第二侧面在所述隔离区内相交。6.根据权利要求3所述的半导体器件，其特征在于，所述第一侧面与所述第二侧面在所述有源区内相交。7.根据权利要求5所述的半导体器件，其特征在于，所述接触插塞的所述底部与所述有源区相邻的所述侧面暴露所述隔离区。8.根据权利要求7所述的半导体器件，其特征在于，还包括：第三侧面，所述第三侧面沿所述暴露的隔离区的边界延伸。9.一种半导体器件，其特征在于，包括：衬底；隔离区，所述隔离区位于所述衬底...

【专利技术属性】
技术研发人员：吴淑贤，游奎轩，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：