反熔丝存储阵列电路及存储器制造技术

本公开提供一种反熔丝存储阵列电路及存储器。反熔丝存储阵列电路包括：反熔丝存储阵列，反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条位线耦接一列反熔丝存储单元；电平置位电路，电平置位电路与每条位线耦接，电平置位电路被配置为当反熔丝存储阵列处于空闲状态时，将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。储器的故障率。储器的故障率。

【技术实现步骤摘要】
反熔丝存储阵列电路及存储器


[0001]本公开涉及半导体
，尤其涉及一种反熔丝存储阵列电路及存储器。

技术介绍

[0002]在动态随机存储器(Dynamic Random Access Memory，DRAM)中，反熔丝存储阵列能够存储具有缺陷的存储单元的地址信息，进而通过冗余单元替换具有缺陷的存储单元。当反熔丝存储阵列从空闲状态转换为工作状态时，反熔丝存储阵列可能损坏，导致存储器的故障率增加。

技术实现思路

[0003]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开提供一种反熔丝存储阵列电路及存储器。
[0005]根据本公开实施例的第一方面，提供一种反熔丝存储阵列电路，所述反熔丝存储阵列电路包括：
[0006]反熔丝存储阵列，所述反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条所述位线耦接一列所述反熔丝存储单元；
[0007]电平置位电路，所述电平置位电路与每条所述位线耦接，所述电平置位电路被配置为当所述反熔丝存储阵列处于空闲状态时，将每条所述位线的电平置为预设电平。
[0008]根据本公开的一些实施例，所述电平置位电路包括：
[0009]状态标识电路，所述状态标识电路包括多个标识输入端和状态输出端，所述状态标识电路被配置为根据每个所述标识输入端接收的标识信号，通过所述状态输出端输出电平以反映所述反熔丝存储阵列的状态；
[0010]电平控制电路，所述电平控制电路与所述状态标识电路以及每条所述位线均耦接，所述电平控制电路被配置为根据所述状态标识电路输出的电平，将每条所述位线的电平置为预设电平或保持每条所述位线的电平不变。
[0011]根据本公开的一些实施例，所述标识信号包括编程使能信号、第一读取使能信号和第二读取使能信号，所述编程使能信号为对所述反熔丝存储单元进行编程的使能信号；所述第一读取使能信号为在测试模式下对所述反熔丝存储阵列进行读取的使能信号；所述第二读取使能信号为在运行模式下对所述反熔丝存储阵列进行读取的使能信号。
[0012]根据本公开的一些实施例，所述状态标识电路包括：
[0013]或非门，所述或非门的输入端构成所述标识输入端，所述或非门的输出端构成所述状态输出端；或，
[0014]同或门，所述同或门的输入端构成所述标识输入端，所述同或门的输出端构成所述状态输出端；
[0015]其中，每个所述标识输入端接收一个所述标识信号，所述状态输出端与所述电平
控制电路耦接。
[0016]根据本公开的一些实施例，所述状态标识电路包括：
[0017]多个标识晶体管，每个所述标识晶体管之间串联耦接，每个所述标识晶体管的控制端构成一个所述标识输入端，第一个所述标识晶体管的第一端与供电电源耦接，后一个所述标识晶体管的第一端与前一个所述标识晶体管的第二端耦接，最后一个所述标识晶体管的第二端构成所述状态输出端。
[0018]根据本公开的一些实施例，所述电平控制电路包括：
[0019]多个置位晶体管，每个所述置位晶体管耦接于一条所述位线和公共端之间，每个所述置位晶体管的控制端均与所述状态标识电路的所述状态输出端耦接。
[0020]根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
[0021]多个列晶体管，每个所述列晶体管的第一端与一条所述位线耦接，每个所述列晶体管的第二端均耦接构成感测节点，每个所述列晶体管的控制端与一个列地址信号耦接，所述列晶体管用于导通或关断与所述列地址信号对应的所述位线。
[0022]根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
[0023]放大器，所述放大器的第一端与所述感测节点耦接，所述放大器的第二端与参考电压信号耦接，所述放大器用于读取所述反熔丝存储单元的状态。
[0024]根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
[0025]预充电晶体管，所述预充电晶体管的第一端与供电电源耦接，所述预充电晶体管的第二端与所述感测节点耦接，所述预充电晶体管的控制端与预充电控制信号耦接，所述预充电晶体管用于在所述放大器被使能前，对所述感测节点进行预充电。
[0026]本公开的第二方面提供一种存储器，所述存储器包括如上所述的反熔丝存储阵列电路。
[0027]本公开实施例所提供的反熔丝存储阵列电路及存储器中，反熔丝存储阵列的每条位线耦接一列反熔丝存储单元，以对存储单元的地址信息进行保存。反熔丝存储阵列电路中还设置有电平置位电路，电平置位电路耦接于每条位线。当反熔丝存储阵列处于空闲状态时，电平置位电路将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。
[0028]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0029]并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获取其他的附图。
[0030]图1是根据一实例示出的一种反熔丝存储阵列的结构示意图；
[0031]图2是根据一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
[0032]图3是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
[0033]图4是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
[0034]图5是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
[0035]图6是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
[0036]图7是根据一示例性实施例示出的一种反熔丝存储阵列电路的控制方法的流程图。
[0037]图中：1、反熔丝存储阵列；2、电平置位电路；3、列选择电路；4、读取电路；5、预充电电路；6、编程控制电路；11、反熔丝存储单元；21、状态标识电路；22、电平控制电路；BL0、
…
BLn、位线；NOR、或非门；OP、放大器；C、预充电电容；Q
P
、编程晶体管；Q
S
、选择晶体管；Q
F
、标识晶体管；Q
V
、置位晶体管；Q
Y
、列晶体管；Q
C
、预充电晶体管；Q
Z
、编程控制晶体管；VDD、供电电源；VSS、公共端；IN0、
…
INn、标识输入端；OUT、状态输出端；PG0、
…
PGn、编程信号；Xadd0、
…
Xadd n、行地址信号；Yadd0、
…
Y本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种反熔丝存储阵列电路，其特征在于，所述反熔丝存储阵列电路包括；反熔丝存储阵列，所述反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条所述位线耦接一列所述反熔丝存储单元；电平置位电路，所述电平置位电路与每条所述位线耦接，所述电平置位电路被配置为当所述反熔丝存储阵列处于空闲状态时，将每条所述位线的电平置为预设电平。2.根据权利要求1所述的反熔丝存储阵列电路，其特征在于，所述电平置位电路包括：状态标识电路，所述状态标识电路包括多个标识输入端和状态输出端，所述状态标识电路被配置为根据每个所述标识输入端接收的标识信号，通过所述状态输出端输出电平以反映所述反熔丝存储阵列的状态；电平控制电路，所述电平控制电路与所述状态标识电路以及每条所述位线均耦接，所述电平控制电路被配置为根据所述状态标识电路输出的电平，将每条所述位线的电平置为预设电平或保持每条所述位线的电平不变。3.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述标识信号包括编程使能信号、第一读取使能信号和第二读取使能信号，所述编程使能信号为对所述反熔丝存储单元进行编程的使能信号；所述第一读取使能信号为在测试模式下对所述反熔丝存储阵列进行读取的使能信号；所述第二读取使能信号为在运行模式下对所述反熔丝存储阵列进行读取的使能信号。4.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述状态标识电路包括：或非门，所述或非门的输入端构成所述标识输入端，所述或非门的输出端构成所述状态输出端；或，同或门，所述同或门的输入端构成所述标识输入端，所述同或门的输出端构成所述状态输出端；其中，每个所述标识输入端接收一个所述标识信号，所述状态输出端与所述电平控制电路耦接。5.根据权利要求2...

【专利技术属性】
技术研发人员：胡嘉伦，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：