堆叠型半导体器件及其制备方法、芯片技术

本发明专利技术适用于半导体器件领域，提供了一种堆叠型半导体器件及其制备方法、芯片，通过在第一半导体掺杂层和第二半导体掺杂层之间形成第一MOS器件，并在第二半导体掺杂层和第三半导体掺杂层之间形成第二MOS器件，从而使得第二半导体掺杂层作为第一MOS器件和第二MOS器件的公共源极或者公共漏极，由第一MOS器件和第二MOS器件形成一种堆叠型半导体器件，从而在单位面积内集成更多的并联器件，提升了器件的电流密度，解决了目前的工艺制造的器件在单位面积内能够并联的元件数量较少的问题。单位面积内能够并联的元件数量较少的问题。单位面积内能够并联的元件数量较少的问题。

【技术实现步骤摘要】
堆叠型半导体器件及其制备方法、芯片


[0001]本专利技术属于半导体器件领域，尤其涉及一种堆叠型半导体器件及其制备方法、芯片。

技术介绍

[0002]功率元件为提供大电流需要多个并联使用。并且，单位面积内并联的元件越多，电流密度越大。
[0003]然而，受限于目前的工艺，器件之间的掺杂区域必须保留足够的间距(Pitch)才可以保持器件的有效性，导致单位面积内能够并联的元件的数量较少，降低了单位面积的器件密度。

技术实现思路

[0004]本专利技术实施例的目的在于提供一种堆叠型半导体器件及其制备方法、芯片，旨在解决目前的工艺制造的器件在单位面积内能够并联的元件数量较少的问题。
[0005]为了解决上述技术问题，本申请实施例提供了一种堆叠型半导体器件，所述堆叠型半导体器件包括：
[0006]具有第一导电类型的第一半导体掺杂层；
[0007]具有第二导电类型的第二半导体掺杂层；
[0008]具有第一导电类型的第三半导体掺杂层，其中，所述第二半导体掺杂层形成于所述第一半导体掺杂层与所述第三半导体掺杂层之间，且所述第一导电类型与所述第二导电类型相反；
[0009]第一栅极层和第一介质层，所述第一介质层形成于所述第一半导体掺杂层与所述第二半导体掺杂层之间，且所述第一栅极层形成于所述第一介质层内；
[0010]第二栅极层和第二介质层，所述第二介质层形成于所述第三半导体掺杂层与所述第二半导体掺杂层之间，且所述第二栅极层形成于所述第二介质层内；
[0011]第一P型外延层、第一N型浅掺杂区、第一N型重掺杂区，形成于所述第一介质层与所述第一半导体掺杂层之间；
[0012]第二P型外延层、第二N型浅掺杂区、第二N型重掺杂区，形成于所述第二介质层与所述第二半导体掺杂层之间。
[0013]在一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型；
[0014]所述第二半导体掺杂层呈T形结构，且所述第二半导体掺杂层同时与所述第一介质层和第二介质层接触。
[0015]在一个实施例中，所述第一N型浅掺杂区分别与所述第一介质层和所述第一半导体掺杂层接触；
[0016]所述第二N型浅掺杂区分别与所述第三半导体掺杂层和所述第二介质层接触，且所述第二N型浅掺杂区和所述第二半导体掺杂层由所述第二外延层隔离。
[0017]在一个实施例中，所述第一N型重掺杂区由所述第一P型外延层、所述第二半导体掺杂层以及所述第一介质层包围；
[0018]所述第二N型重掺杂区由所述第二P型外延层、所述第二半导体掺杂层以及所述第二介质层包围。
[0019]在一个实施例中，所述第一导电类型为P型，所述第二导电类型为N型；
[0020]所述第二半导体掺杂层呈L形结构，且所述第二半导体掺杂层与所述第一介质层接触。
[0021]在一个实施例中，所述第一半导体掺杂层与所述第三半导体掺杂层呈L形结构；
[0022]所述第一半导体掺杂层与所述第一介质层接触，所述第三半导体掺杂层与所述第二外延层和所述第二N型重掺杂区接触。
[0023]在一个实施例中，所述第二半导体掺杂层与所述第一N型浅掺杂区和所述第二N型浅掺杂区接触。
[0024]在一个实施例中，所述第二N型浅掺杂区分别与所述第二半导体掺杂层和所述第二介质层接触。
[0025]本申请实施例第二方面还提供了一种堆叠型半导体器件的制备方法，所述制备方法包括：
[0026]在第一半导体掺杂层上依次形成第一P型外延层、第一N型浅掺杂区、第一N型重掺杂区以及第一介质层；其中，所述第一介质层中形成有第一栅极层；
[0027]在所述第一介质层上形成第二半导体掺杂层；
[0028]在所述第二半导体掺杂层上依次形成第二P型外延层、第二N型浅掺杂区、第二N型重掺杂区以及第二介质层；其中，所述第二介质层中形成有第二栅极层；
[0029]在所述第二介质层上形成第三半导体掺杂层；其中，所述第一半导体掺杂层和所述第三半导体掺杂层具有第一导电类型，所述第二半导体掺杂层具有第二导电类型。
[0030]本申请实施例第三方面还提供了一种芯片，所述芯片包括如上述任一项所述的堆叠型半导体器件，或者，包括上述第二方面所述的制备方法制备的所述堆叠型半导体器件。
[0031]本专利技术实施例的有益效果：通过在第一半导体掺杂层和第二半导体掺杂层之间形成第一MOS器件，并在第二半导体掺杂层和第三半导体掺杂层之间形成第二MOS器件，从而使得第二半导体掺杂层作为第一MOS器件和第二MOS器件的公共源极或者公共漏极，由第一MOS器件和第二MOS器件形成一种堆叠型半导体器件，从而在单位面积内集成更多的并联器件，提升了器件的电流密度，解决了目前的工艺制造的器件在单位面积内能够并联的元件数量较少的问题。
附图说明
[0032]图1为本专利技术实施例提供的堆叠型半导体器件的结构示意图一；
[0033]图2为本专利技术实施例提供的堆叠型半导体器件的结构示意图二；
[0034]图3为本专利技术实施例提供的堆叠型半导体器件的制备方法的流程示意图；
[0035]图4、图5、图6、图7为图1中的堆叠型半导体器件的制备示意图；
[0036]图8、图9、图10为图2中的堆叠型半导体器件的制备示意图。
具体实施方式
[0037]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0038]在功率器件领域，受限于目前的工艺，器件之间的掺杂区域必须保留足够的间距(Pitch)才可以保持器件的有效性，导致单位面积内能够并联的元件的数量较少，降低了单位面积的器件密度。
[0039]为了解决上述技术问题，本申请实施例提供了一种堆叠型半导体器件，下面以图1中的堆叠型半导体器件进行说明，该堆叠型半导体器件包括：第一半导体掺杂层100、第二半导体掺杂层200、第三半导体掺杂层300、第一栅极层411、第一介质层410、第二栅极层421、第二介质层420、第一P型外延层510、第一N型浅掺杂区520、第一N型重掺杂区530、第二N型浅掺杂区620、第二N型重掺杂区630、第二P型外延层610。
[0040]第一半导体掺杂层100具有第一导电类型，第二半导体掺杂层200具有第二导电类型，第三半导体掺杂层300具有第一导电类型，其中，第二半导体掺杂层200形成于第一半导体掺杂层100与第三半导体掺杂层300之间，且第一导电类型与第二导电类型相反。若第一导电类型为N型，即第一半导体掺杂层100和第三半导体掺杂层300的掺杂类型为N型掺杂，则第二导电类型为P型，即第二半导体掺杂层200的掺杂类型为P型掺杂。
[0041]第一介质层410形成于第一半导体掺杂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠型半导体器件，其特征在于，所述堆叠型半导体器件包括：具有第一导电类型的第一半导体掺杂层；具有第二导电类型的第二半导体掺杂层；具有第一导电类型的第三半导体掺杂层，其中，所述第二半导体掺杂层形成于所述第一半导体掺杂层与所述第三半导体掺杂层之间，且所述第一导电类型与所述第二导电类型相反；第一栅极层和第一介质层，所述第一介质层形成于所述第一半导体掺杂层与所述第二半导体掺杂层之间，且所述第一栅极层形成于所述第一介质层内；第二栅极层和第二介质层，所述第二介质层形成于所述第三半导体掺杂层与所述第二半导体掺杂层之间，且所述第二栅极层形成于所述第二介质层内；第一P型外延层、第一N型浅掺杂区、第一N型重掺杂区，形成于所述第一介质层与所述第一半导体掺杂层之间；第二P型外延层、第二N型浅掺杂区、第二N型重掺杂区，形成于所述第二介质层与所述第二半导体掺杂层之间。2.如权利要求1所述的堆叠型半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；所述第二半导体掺杂层呈T形结构，且所述第二半导体掺杂层同时与所述第一介质层和第二介质层接触。3.如权利要求2所述的堆叠型半导体器件，其特征在于，所述第一N型浅掺杂区分别与所述第一介质层和所述第一半导体掺杂层接触；所述第二N型浅掺杂区分别与所述第三半导体掺杂层和所述第二介质层接触，且所述第二N型浅掺杂区和所述第二半导体掺杂层由所述第二外延层隔离。4.如权利要求2或3所述的堆叠型半导体器件，其特征在于，所述第一N型重掺杂区由所述第一P型外延层、所述第二半导体掺杂层以及所述第一介质层包围；所述第二N型重掺杂区由所述第二P型外延层、所述第二半导...

【专利技术属性】
技术研发人员：乔凯，黄汇钦，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：