具有落在电介质锚点上的金属栅极插塞的集成电路结构制造技术

描述了具有落在电介质锚点上的金属栅极插塞的集成电路结构，以及制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。例如，一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。介质栅极插塞在所述电介质结构上。介质栅极插塞在所述电介质结构上。

【技术实现步骤摘要】
具有落在电介质锚点上的金属栅极插塞的集成电路结构


[0001]本公开的实施例处于集成电路结构和处理的领域中，并且特别地处于具有落在电介质锚点上的金属栅极插塞的集成电路结构和制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法的领域中。

技术介绍

[0002]对于过去几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业后面的驱动力。缩放至越来越小的特征能够实现在半导体芯片的受限占用空间（real estate）上的功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加的数量的存储器或逻辑装置，从而适合于制作具有增加的容量的产品。然而，对不断增加的容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
[0003]在集成电路装置的制造中，随着装置尺寸持续缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更加普遍。在传统工艺中，通常在块硅衬底或绝缘体上硅衬底上制作三栅极晶体管。在一些实例中，由于块硅衬底的较低的成本并且因为块硅衬底能够实现不太复杂的三栅极制作工艺，所以块硅衬底是优选的。在另一方面，当微电子装置尺寸缩放到10纳米（nm）节点以下时保持迁移率改进和短沟道控制在装置制作方面提供挑战。用于制作装置的纳米线提供改进的短沟道控制。
[0004]然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构件（building block）的尺寸减小，并且随着在给定区域中制作的基本构件的绝对数量增加，关于用于对这些构件进行图案化的平版印刷工艺的约束已变得压倒性的。特别地，在半导体堆中图案化的特征的最小尺寸（临界尺寸）和在这种特征之间的间隔之间可存在折衷。
附图说明
[0005]图1A
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图1N示出根据本公开的实施例的表示制造集成电路结构的方法中的各种操作的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。
[0006]图2示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞蚀刻。
[0007]图3示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。
[0008]图4示出根据本公开的另一实施例的另一集成电路结构的横截面视图，所述另一集成电路结构具有落在电介质锚点上的金属栅极插塞。
[0009]图5示出具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
[0010]图6示出根据本公开的实施例的具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
[0011]图7A
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7J示出根据本公开的实施例的在制作全环绕栅极集成电路结构的方法中的各种操作的横截面视图。
[0012]图8示出根据本公开的实施例的沿栅极线所获得的非平面集成电路结构的横截面视图。
[0013]图9示出通过非栅极切割着陆结构架构的纳米线和鳍片获得的横截面视图。
[0014]图10示出根据本公开的实施例的栅极切割着陆结构架构的横截面视图。
[0015]图11A示出根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。
[0016]图11B示出根据本公开的实施例的沿a
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a'轴所获得的图11A的基于纳米线的集成电路结构的源极或漏极横截面视图。
[0017]图11C示出根据本公开的实施例的沿b
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b'轴所获得的图11A的基于纳米线的集成电路结构的沟道横截面视图。
[0018]图12示出根据本公开的实施例的一个实现的计算装置。
[0019]图13示出包括本公开的一个或多个实施例的插入器。
具体实施方式
[0020]描述具有落在电介质锚点上的金属栅极插塞的集成电路结构和制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。在下面的描述中，阐述许多特定细节（诸如，特定集成和材料体系），以便提供对本公开的实施例的彻底的理解。对于本领域技术人员而言将会清楚的是，可在没有这些特定细节的情况下实施本公开的实施例。在其它实例中，公知特征（诸如，集成电路设计布局）未被详细地描述以免不必要地模糊本公开的实施例。另外，要理解，附图中示出的各种实施例是说明性表示并且不必要地按照比例绘制。
[0021]某些术语也可仅为了参考的目的而被用在下面的描述中，并且因此，不旨在是限制性的。例如，诸如“上”、“下”、“在......上方”和“在......下方”的术语指代所参照的附图中的方向。诸如“前面”、“后面”、“后部”和“侧面”的术语描述在一致但任意的参照系内的部件的各部分的取向和/或位置，这通过参照描述所讨论的部件的文本和关联的附图而变得清楚。这种术语可包括以上明确地提及的词语、其派生词和类似含义的词语。
[0022]在本文中描述的实施例可涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中个体装置（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL通常覆盖一切，直至（但不包括）金属互连层的沉积。在最后的FEOL操作之后，结果通常是具有隔离的晶体管（例如，没有任何导线）的晶片。
[0023]在本文中描述的实施例可涉及后段制程（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中个体装置（例如，晶体管、电容器、电阻器等）是与晶片上的布线（例如，一个或多个金属化层）互连。BEOL包括接触器、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合位置。在制作阶段的BEOL部分中，形成接触器（焊盘）、互连导线、过孔和电介质结构。对于现代IC工艺，可在BEOL中添加超过10个金属层。
[0024]以下描述的实施例可适用于FEOL处理和结构，适用于BEOL处理和结构，或者既适用于FEOL处理和结构又适用于BEOL处理和结构。特别地，虽然可使用FEOL处理场景来示出示例性处理方案，但这种方案也可适用于BEOL处理。同样地，虽然可使用BEOL处理场景来示出示例性处理方案，但这种方案也可适用于FEOL处理。
[0025]在本文中描述的一个或多个实施例涉及自对准锚点的形成，以提高栅极端对端工
艺裕度。在本文中描述的一个或多个实施例涉及具有切割栅极的集成电路结构，所述切割栅极具有减小的纵横比（例如相对较短）的切割/插塞。在本文中描述的一个或多个实施例涉及用于栅极端对端隔离的切割功函数金属。在本文中描述的一个或多个实施例涉及具有用于栅极端对端隔离的切割功函数金属的全环绕栅极装置。要理解，除非另外指示，否则在本文中对纳米线的参考能够指示纳米线或纳米带。在本文中描述的一个或多个实施例涉及具有用于栅极端对端隔离的切割功函数金属的FinFET结构。
[0026]为了提供上下文，在较小端盖和窄的端对端设计要求的情况下，高纵横比栅极插塞蚀刻可能是困难的。现有技术发展水平需要提高的工艺能力和控制，以支持高级技术定义，但这可能需要蚀刻/工具创本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：在浅沟槽隔离（STI）结构中的子鳍片；在所述子鳍片之上的多个水平堆叠的纳米线；在所述水平堆叠的纳米线周围的栅极电介质材料层；在所述栅极电介质材料层之上的栅极电极结构；与所述多个水平堆叠的纳米线横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及在所述电介质结构上的电介质栅极插塞。2.根据权利要求1所述的集成电路结构，其中，所述电介质结构具有在所述多个水平堆叠的纳米线的最上表面下方的最上表面。3.根据权利要求1或2所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。4.根据权利要求1或2所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。5.根据权利要求1或2所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极插塞的侧面，并且其中，所述栅极电极结构与所述电介质栅极插塞的所述侧面接触。6.一种集成电路结构，包括：具有在浅沟槽隔离（STI）结构上方凸出的部分的鳍片；在所述鳍片的所述凸出部分之上的栅极电介质材料层；在所述栅极电介质材料层之上的栅极电极结构；与所述鳍片横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及在所述电介质结构上的电介质栅极插塞。7.根据权利要求6所述的集成电路结构，其中，所述电介质结构具有在所述鳍片的最上表面下方的最上表面。8.根据权利要求6或7所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。9.根据权利要求6或7所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。10.根据权利要求6或7所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：