使用沟道高度和间隔调制的高电压（HV）和低电压（LV）晶体管结构的共同集成制造技术

本发明专利技术涉及使用沟道高度和间隔调制的高电压（HV）和低电压（LV）晶体管结构的共同集成。一种集成电路结构包括第一非平面半导体器件和第二非平面半导体器件。第一非平面半导体器件包括第一主体、至少部分地环绕第一主体的第一栅极结构、以及第一源极区域和第一漏极区域。第一主体在第一源极区域与第一漏极区域之间横向延伸。第二非平面半导体器件包括第二主体、至少部分地环绕第二主体的第二栅极结构、以及第二源极区域和第二漏极区域。第二主体在第二源极区域与第二漏极区域之间横向延伸。在示例中，第一主体的第一高度与第二主体的第二高度相差至少5％。第一主体和第二主体中的每一个可以是例如纳米带、纳米片或纳米线。纳米片或纳米线。纳米片或纳米线。

【技术实现步骤摘要】
使用沟道高度和间隔调制的高电压(HV)和低电压(LV)晶体管结构的共同集成

技术介绍

[0001]半导体器件是利用半导体材料(例如，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP))的电子性质的电子部件。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用由栅极施加的电场来控制沟道的导电性，电荷载流子(例如，电子或空穴)穿过沟道在源极与漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件；并且在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有称为主体或衬底的第四端子，其可以用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极与沟道之间的栅极电介质。MOSFET也可以被称为金属绝缘体半导体FET(MISFET)或绝缘栅极FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实施逻辑门和其他数字电路。
[0002]FinFET是围绕半导体材料的薄条带(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：第一非平面半导体器件，包括第一主体，包括半导体材料；第一栅极结构，至少部分地环绕所述第一主体，所述第一栅极结构包括(i)第一栅极电极和(ii)在所述第一主体与所述第一栅极电极之间的第一栅极电介质，以及第一源极区域和第一漏极区域，所述第一主体具有在所述第一源极区域与所述第一漏极区域之间横向延伸的长度；第二非平面半导体器件，包括第二主体，包括半导体材料；第二栅极结构，至少部分地环绕所述第二主体，所述第二栅极结构包括(i)第二栅极电极和(ii)在所述第二主体与所述第二栅极电极之间的第二栅极电介质；以及第二源极区域和第二漏极区域，所述第二主体具有在所述第二源极区域与所述第二漏极区域之间横向延伸的长度，其中，所述第一主体的第一高度与所述第二主体的第二高度相差至少5％，其中，在所述第一栅极结构下方并且在垂直于所述第一主体的所述长度的垂直方向上测量所述第一高度，并且在所述第二栅极结构下方并且在垂直于所述第二主体的所述长度的垂直方向上测量所述第二高度。2.根据权利要求1所述的集成电路结构，其中，所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少10％、或小至少10％。3.根据权利要求1所述的集成电路结构，其中：所述第一主体具有第一尖端区域、第二尖端区域、以及在所述第一尖端区域与所述第二尖端区域之间的第一中间区域；所述第二主体具有第三尖端区域、第四尖端区域、以及在所述第三尖端区域与所述第四尖端区域之间的第二中间区域；并且所述第一主体的所述第一高度是所述第一中间区域的高度，并且所述第二主体的所述第二高度是所述第二中间区域的高度。4.根据权利要求3所述的集成电路结构，其中：所述第一主体的所述第一尖端区域的高度在所述第二主体的所述第三尖端区域的高度的5％内。5.根据权利要求1所述的集成电路结构，其中：所述第一非平面半导体器件被额定用于第一操作电压，并且所述第二非平面半导体器件被额定用于大于所述第一操作电压的第二操作电压；并且所述第一主体的所述第一高度大于所述第二主体的所述第二高度。6.根据权利要求5所述的集成电路结构，其中：所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少5％。7.根据权利要求5所述的集成电路结构，其中：所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少10％。8.根据权利要求5所述的集成电路结构，其中：所述第二操作电压比所述第一操作电压大至少0.5伏。
9.根据权利要求1
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8中任一项所述的集成电路结构，其中：所述第一非平面半导体器件包括第一多个主体，所述第一多个主体包括所述第一主体；所述第二非平面半导体器件包括第二多个主体，所述第二多个主体包括所述第二主体，其中，所述第一多个主体和所述第二多个主体中的每个主体包括对应的尖端区域和所述对应的尖端区域之间的对应的中间区域；并且所述第一多个主体中的两个相邻主体的中间区域之间的第一垂直间隔不同于所述第二多个主体中的两个相邻主体的中间区域之间的第二垂直间隔。10.根据权利要求9所述的集成电路结构，其中：所述第一非平面半导体器件被额定用于第一操作电压，并且所述第二非平面半导体器件被额定用于大于所述第一操作电压的第二操作电压；并且所述第一垂直间隔小于所述第二垂直间隔。11.根据权利要求9所述的集成电路结构，其中：所述第一多个主体中的两个相邻主体的对应尖端区域之间的第三垂直间隔在所述第二多个主体中的两个相邻主体的对应尖端区域之间的第四垂直间隔的5％内。12.根据权利要求1
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8中任一项所述的集成电路结构，其中：所述第一非平面半导体器件包括第一多个主体，所述第一多个主体包括所述第一主体；并且所述第二非平面半导体器件包括所述第二主体而不包括其他主体。13.根据权利要求1
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8中任一项所述的集成电路结构，其中：所述第一非平面半导体器件被额定用于第一操作电压，并...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：英特尔公司，
类型：发明
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