【技术实现步骤摘要】
本专利技术涉及半导体，具体涉及一种具有自控屏蔽区的sic mosfet及制备方法。
技术介绍
1、栅极氧化物是将mosfet(金属氧化物半导体场效应晶体管)的栅极端子与下面的源极和漏极端子以及晶体管导通时连接源极和漏极的导电通道分开的介电层。栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，可以承受高达5mv/cm的横向电场。
2、随着半导体元件的尺寸不断微缩的影响，在加上在一些应用设计中不同特性的低压元件与高压元件会被整合制作在同一基底上的原因，如此会导致其制作工艺的困难度大幅增加。例如，一般而言，低压元件的栅极氧化层厚度会较薄，高压元件的栅极氧化层厚度会较厚，两者厚度差可达数十倍之多。由于现代工业制造技术的限制，越薄的栅极氧化层可能出现缺陷的概率就越大，目前栅极氧化层的可靠性已经无法满足半导体工业的需求。
3、栅极氧化层主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷。在硅附近100nm厚的氧化层区是属于缺陷较多的区，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，导致沟槽底部拐角处的栅极氧化层容易被较大的电场击穿，现有技术中为了保护沟槽下方拐角处的栅极氧
技术实现思路
1、本专利技术的目的是提供一种具有自控屏蔽区的sic mosfet及制备方法，该sicmosfet具备具有自控能力的p+屏蔽区结构，p+屏蔽区在栅极电压小于米勒平台电压时，p+屏蔽区与源极短接，降低反向传输电容和导通损耗，提高开启速度，当栅极电压大于内置pmos的夹断电压时，p+屏蔽区与源极的连接断开，变为浮空状态，导通电阻降低，当sicmosfet接反向电压时，p+屏蔽区与源极短接，保护栅极氧化层，本专利技术通过控制pch层的导通与夹断来控制p+屏蔽层的接地状态与浮空状态，从而实现在不同的栅极电压状态下，p+屏蔽层的接入与断开，进而提高sic mosfet的开启速度、降低sic mosfet在正常工作时的导通电阻，又能够保护栅极氧化层不被击穿。
2、一种具有自控屏蔽区的sic mosfet，包括：pch层、p+屏蔽层和第一p+层；
3、所述pch层位于p+屏蔽层和第一p+层之间，并与p+屏蔽层和第一p+层邻接；
4、所述p+屏蔽层位于n-drift层上方，并与n-drift层、沟槽底部和pch层邻接；
5、所述第一p+层位于pch层和源极之间，并与源极邻接。
6、优选地，所述pch层的厚度为0.3um。
7、优选地，所述pch层的掺杂浓度为1017cm-3。
8、优选地，所述p+屏蔽层的掺杂浓度为1018cm-3。
9、优选地，所述p+屏蔽层的厚度为0.4um。
10、优选地，还包括：csl层；
11、所述csl层位于p-body层与n-drift层之间。
12、优选地，还包括：第二p+层；
13、所述第二p+层包括位于源极和n-drift层之间的第一延伸部和位于源极和n+层、p-body层、n-drift层之间的第二延伸部；
14、所述第一延伸部与源极和n-drift层邻接；
15、所述第二延伸部与源极和n+层、p-body层、n-drift层邻接。
16、优选地，还包括：源极、漏极、栅极、衬底、p-body层和n+层；
17、所述漏极位于所述衬底下方；
18、所述n-drift层位于所述衬底上方；
19、所述p-body层位于所述n-drift层上方；
20、所述n+层位于所述p-body层上方；
21、所述源极位于所述n+层上方；
22、所述栅极位于沟槽中。
23、一种具有自控屏蔽区的sic mosfet制备方法，包括：
24、在n-drift层上方外延p-body层和n+层；
25、在所述n+层和所述p-body层上蚀刻通孔，在所述n-drift层上层蚀刻沟槽，所述通孔与沟槽连接；
26、在所述n-drift层上层离子注入形成第一p+层、pch层和p+屏蔽层，在所述n+层、所述p-body层和所述n-drift层的两侧离子注入形成第二p+层；
27、蚀刻所述第二p+层和所述第一p+层、所述pch层的两侧；
28、在所述第一p+层和所述p+屏蔽层上方沉积多晶硅；
29、蚀刻所述多晶硅形成栅极；
30、沉积源极和漏极。
31、优选地，还包括：在形成所述p-body层之前在所述n-drift层上方外延形成csl层。
32、本专利技术提出一种自控型p+屏蔽层的sic mosfet及制备方法，通过内置的p沟道mosfet结构来调节p+屏蔽层的电位：当sic mosfet工作在反向阻断状态时，栅极接0电位或负电位，内置的pmosfet导通，p+屏蔽层与源极相接，保护栅极氧化层的能力较强；当sicmosfet工作在正向导通状态时，源漏电压较小，栅极电压较小时，pmosfet处于导通状态，p+屏蔽层与源极短接，能够提高sic mosfet的开启速度和降低sic mosfet的导通损耗。当栅极偏压逐渐增大至大于pmosfet的夹断电压时，pmosfet截止，p+屏蔽层浮空，因此对sicmosfet的导通电阻几乎没有影响。由于p+屏蔽层的电位在器件开关时通过源极下方的pmosfet调节，因此sic mosfet的栅漏电容也相对较小。因此本专利技术在增强sic mosfet反向工作时栅极氧化层可靠性的同时，又保证了sic mosfet的正向导通特性，降低了sicmosfet的开关损耗。
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1.一种具有自控屏蔽区的SiC MOSFET，其特征在于，包括：Pch层、P+屏蔽层和第一P+层；
2.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述Pch层的厚度为0.3um。
3.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述Pch层的掺杂浓度为1017cm-3。
4.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述P+屏蔽层的掺杂浓度为1018cm-3。
5.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述P+屏蔽层的厚度为0.4um。
6.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：CSL层；
7.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：第二P+层；
8.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：源极、漏极、栅极、衬底、P-body层和N+层；>
9.一种具有自控屏蔽区的SiC MOSFET制备方法，其特征在于，包括：
10.根据权利要求9所述的一种具有自控屏蔽区的SiC MOSFET制备方法，其特征在于，还包括：在形成所述P-body层之前在所述N-drift层上方外延形成CSL层。
...【技术特征摘要】
1.一种具有自控屏蔽区的sic mosfet，其特征在于，包括：pch层、p+屏蔽层和第一p+层；
2.根据权利要求1所述的一种具有自控屏蔽区的sic mosfet，其特征在于，所述pch层的厚度为0.3um。
3.根据权利要求1所述的一种具有自控屏蔽区的sic mosfet，其特征在于，所述pch层的掺杂浓度为1017cm-3。
4.根据权利要求1所述的一种具有自控屏蔽区的sic mosfet，其特征在于，所述p+屏蔽层的掺杂浓度为1018cm-3。
5.根据权利要求1所述的一种具有自控屏蔽区的sic mosfet，其特征在于，所述p+屏蔽层的厚度为0.4um。
<...【专利技术属性】
技术研发人员：张婷，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：
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