基于FPGA的DDR3多端口读写存储管理方法技术

本发明专利技术提供了一种基于FPGA的DDR3多端口读写存储管理方法，包括：通过获取待连接的预设主设备及其组成元件和各个组成元件的理想运行状态，以及所述预设主设备正常运行的一组目标环境参数，可以对选取的逻辑电路进行测试，从而筛选出合格的逻辑电路。本发明专利技术的有益效果：实现了无需预先设定预设主设备的逻辑电路，也可以为预设主设备设置准确的逻辑电路，提高了DDR3的工作效率。提高了DDR3的工作效率。提高了DDR3的工作效率。

【技术实现步骤摘要】
基于FPGA的DDR3多端口读写存储管理方法


[0001]本专利技术涉及人工智能领域，特别涉及一种基于FPGA的DDR3多端口读写存储管理方法。

技术介绍

[0002]DDR3(Double Data Rate SDRAM3，双倍速率同步动态随机存储器)控制器通常具有多个端口，每个端口都连接了一个主设备，当主设备访问DDR3时，DDR3根据各个主设备的请求来为其设置合适的逻辑电路。
[0003]目前，在处理主设备的请求时，通常是根据主设备的类型，人工为其设置合适的逻辑电路，然而人工设置的方式费时费力，还有一种方式是通过在DDR3中预先设置各个主设备的逻辑电路的编程，然而这样的方式只能适用于少数的主设备，现有的主设备种类繁多，不利于推广，导致DDR3设置逻辑电路的效率不高。

技术实现思路

[0004]本专利技术的主要目的为提供一种基于FPGA的DDR3多端口读写存储管理方法，旨在解决现有的DDR3设置逻辑电路的效率不高的问题。
[0005]本专利技术提供了一种基于FPGA的DDR3多端口读写存储管理方法，应用于控制系统，所述控制系统包括多个主设备以及多个参数测量装置，所述DDR3包括多个端口，每个端口用于连接一个FPGA，所述FPGA用于连接一个主设备，所述参数测量装置与所述主设备连接，用于测量各个主设备的参数，所述基于FPGA的DDR3多端口读写存储管理方法包括：
[0006]获取待连接的预设主设备及其组成元件和各个组成元件的理想运行状态，以及所述预设主设备正常运行的一组目标环境参数；
[0007]将预设主设备连接其中一个FPGA，并从所述DDR3中通过预设的方法选取一种逻辑电路并编程连接的FPGA；
[0008]通过所述参数测量装置获取所述预设主设备在所述逻辑电路下低压工作时的n个时间点的环境参数，分别得到n组环境参数集合；
[0009]根据各组环境参数和所述设备类型集合确定第一数据，以及根据组成元件的理想运行状态确定第二数据，根据目标环境参数和所述设备类型确定第三数据；
[0010]将第一数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中；其中，所述第一模型和所述第二模型为GAN模型中的两个子模型；
[0011]通过所述第二模型的输出结果对所述第一模型输出的结果进行纠正，得到所述第一模型输出所述逻辑电路的分值；
[0012]判断所述分值是否大于预设分值；
[0013]若大于预设分值，则确定所述逻辑电路为所述预设主设备的工作电路。
[0014]进一步地，所述将第一数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中的步骤之前，还包括：
[0015]获取训练样本集；其中，所述训练样本集中的一组数据包括第一训练数据v1、第二训练数据v2以及第三训练数据v3；其中，所述第一训练数据与所述第一数据对应，所述第二训练数据与所述第二数据对应，所述第三训练数据与所述第三数据对应；
[0016]将所述第一训练数据v1输入至第一预设模型中，得到暂时预测值r
i
；
[0017]将所述第三训练数据v3、所述第一数据v1以及暂时预测值输入所述第一预设模型中，通过公式对所述第一预设模型进行初始训练，并得到训练后的第一预测值r
j
和第一中间模型，以及
[0018]将所述第二训练数据v2、第三训练数据v3和所述暂时预测值输入至第二预设模型中，通过公式对所述第二预设模型进行初始训练，得到第二中间模型；其中，θ表示第一模型的参数集，表示第二模型的参数集，第一预设模型和第二预设模型为未训练的生成对抗网络模型的两个模型；
[0019]根据公式根据公式对所述第一预设模型和所述第二预设模型进行二次训练，训练完成后得到第一模型和第二模型；其中表示在满足上述公式的前提下取θ的最小值以及的最大值。
[0020]进一步地，所述判断所述分值是否大于预设分值的步骤之后，还包括：
[0021]若所述分值不大于预设分值，则从所述DDR3中重新选取一个逻辑电路并重新编程所述FPGA；
[0022]根据重新编程后的所述FPGA连接所述预设主设备，并计算重新选取后的逻辑电路的目标分值：
[0023]重复选取逻辑电路直至所述目标分值大于所述预设分值。
[0024]进一步地，所述将预设主设备连接其中一个FPGA，并从所述DDR3中通过预设的方法选取一种逻辑电路并编程连接的FPGA的步骤，包括：
[0025]获取所述待连接的预设主设备的类型；
[0026]将所述待连接的预设主设备的类型按照预设的向量转化方法进行向量化，得到类型向量；
[0027]根据公式计算类型向量与预存向量之间的相似值，其中，所述Y是DDR3中各逻辑电路对应的各种类型主设备的预存向量，所述X表示类型向量，Jaccard(X，Y)表示相似值；
[0028]选取所述相似值大于预设相似阈值的目标预存向量；
[0029]从所述目标预存向量对应的逻辑电路中选取一个逻辑电路并编程连接的FPGA。
[0030]进一步地，所述若大于预设分值，则确定所述逻辑电路为所述主设备的工作电路的步骤之后，还包括：
[0031]基于所述逻辑电路按照正常的工作电压对所述预设主设备进行供电，并获取其工作时的目标环境参数；
[0032]根据所述目标环境参数和所述设备类型集合确定第四数据；
[0033]将第四数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中；通过所述第二模型的输出结果对所述第一模型输出的结果进行纠正，得到所述第一模型输出所述逻辑电路的目标分值；
[0034]判断所述目标分值是否大于预设的分值；
[0035]若是，则判定所述逻辑电路合格。
[0036]本专利技术还提供了一种基于FPGA的DDR3多端口读写存储管理装置，应用于控制系统，所述控制系统包括多个主设备以及多个参数测量装置，所述DDR3包括多个端口，每个端口用于连接一个FPGA，所述FPGA用于连接一个主设备，所述参数测量装置与所述主设备连接，用于测量各个主设备的参数，所述基于FPGA的DDR3多端口读写存储管理装置包括：
[0037]第一获取模块，用于获取待连接的预设主设备及其组成元件和各个组成元件的理想运行状态，以及所述预设主设备正常运行的一组目标环境参数；
[0038]连接模块，用于将预设主设备连接其中一个FPGA，并从所述DDR3中通过预设的方法选取一种逻辑电路并编程连接的FPGA；
[0039]第二获取模块，用于通过所述参数测量装置获取所述预设主设备在所述逻辑电路下低压工作时的n个时间点的环境参数，分别得到n组环境参数集合；
[0040]第一确定模块，用于根据各组环境参数和所述设备类型集合确定第一数据，以及根据组成元件的理想运行状态确定第二数据，根据目标环境参数和所述设备类型确定第三数据；
[0041]输入模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的DDR3多端口读写存储管理方法，其特征在于，应用于控制系统，所述控制系统包括多个主设备以及多个参数测量装置，所述DDR3包括多个端口，每个端口用于连接一个FPGA，所述FPGA用于连接一个主设备，所述参数测量装置与所述主设备连接，用于测量各个主设备的参数，所述基于FPGA的DDR3多端口读写存储管理方法包括：获取待连接的预设主设备及其组成元件和各个组成元件的理想运行状态，以及所述预设主设备正常运行的一组目标环境参数；将预设主设备连接其中一个FPGA，并从所述DDR3中通过预设的方法选取一种逻辑电路并编程连接的FPGA；通过所述参数测量装置获取所述预设主设备在所述逻辑电路下低压工作时的n个时间点的环境参数，分别得到n组环境参数集合；根据各组环境参数和所述设备类型集合确定第一数据，以及根据组成元件的理想运行状态确定第二数据，根据目标环境参数和所述设备类型确定第三数据；将第一数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中；其中，所述第一模型和所述第二模型为GAN模型中的两个子模型；通过所述第二模型的输出结果对所述第一模型输出的结果进行纠正，得到所述第一模型输出所述逻辑电路的分值；判断所述分值是否大于预设分值；若大于预设分值，则确定所述逻辑电路为所述预设主设备的工作电路。2.如权利要求1所述的基于FPGA的DDR3多端口读写存储管理方法，其特征在于，所述将第一数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中的步骤之前，还包括：获取训练样本集；其中，所述训练样本集中的一组数据包括第一训练数据v1、第二训练数据v2以及第三训练数据v3；其中，所述第一训练数据与所述第一数据对应，所述第二训练数据与所述第二数据对应，所述第三训练数据与所述第三数据对应；将所述第一训练数据v1输入至第一预设模型中，得到暂时预测值r
i
；将所述第三训练数据v3、所述第一数据v1以及暂时预测值输入所述第一预设模型中，通过公式对所述第一预设模型进行初始训练，并得到训练后的第一预测值r
j
和第一中间模型，以及将所述第二训练数据v2、第三训练数据v3和所述暂时预测值输入至第二预设模型中，通过公式对所述第二预设模型进行初始训练，得到第二中间模型；其中，θ表示第一模型的参数集，表示第二模型的参数集，第一预设模型和第二预设模型为未训练的生成对抗网络模型的两个模型；根据公式根据公式对所述第一预设模型和所述第二预设模型进行二次训练，训练完成后得到第一模型和第二模型；其中表示在满足上述公式的前提下取θ的最小值以及的最大值。
3.如权利要求1所述的基于FPGA的DDR3多端口读写存储管理方法，其特征在于，所述判断所述分值是否大于预设分值的步骤之后，还包括：若所述分值不大于预设分值，则从所述DDR3中重新选取一个逻辑电路并重新编程所述FPGA；根据重新编程后的所述FPGA连接所述预设主设备，并计算重新选取后的逻辑电路的目标分值；重复选取逻辑电路直至所述目标分值大于所述预设分值。4.如权利要求1所述的基于FPGA的DDR3多端口读写存储管理方法，其特征在于，所述将预设主设备连接其中一个FPGA，并从所述DDR3中通过预设的方法选取一种逻辑电路并编程连接的FPGA的步骤，包括：获取所述待连接的预设主设备的类型；将所述待连接的预设主设备的类型按照预设的向量转化方法进行向量化，得到类型向量；根据公式计算类型向量与预存向量之间的相似值，其中，所述Y是DDR3中各逻辑电路对应的各种类型主设备的预存向量，所述X表示类型向量，Jaccard(X，Y)表示相似值；选取所述相似值大于预设相似阈值的目标预存向量；从所述目标预存向量对应的逻辑电路中选取一个逻辑电路并编程连接的FPGA。5.如权利要求1所述的基于FPGA的DDR3多端口读写存储管理方法，其特征在于，所述若大于预设分值，则确定所述逻辑电路为所述主设备的工作电路的步骤之后，还包括：基于所述逻辑电路按照正常的工作电压对所述预设主设备进行供电，并获取其工作时的目标环境参数；根据所述目标环境参数和所述设备类型集合确定第四数据；将第四数据和第三数据输入至第一模型，以及将第二数据和第三数据输入至第二模型中；通过所述第二模型的输出结果对所述第一模型输出的结果进行纠正，得到所述第一模型输出所述逻辑电路的目标分值；判断所述目标分值是否大于预设的分值；若是，则判定所述逻辑电路合格。6.一种基于FPGA的DDR3多端口读写存储管理装置，其特征在于，应用于控制系统，所述控制系统包括多个主设备以及多个参数测量装置，所述DDR3包括多个端口，每个端口用于连接一个FPGA，所述...

【专利技术属性】
技术研发人员：张波，黄柱光，
申请(专利权)人：深圳市芯存科技有限公司，
类型：发明
国别省市：