一种MCP芯片制造技术

本发明专利技术公开一种MCP芯片，包括PCB基板，封装在所述PCB基板正面的SPI NAND FLASH和SPI DDR3SDRAM，以及设置在所述PCB基板背面的24个焊盘；所述SPI NAND FLASH设置有至少8个管脚，所述SPI DDR3SDRAM设置有16个管脚，所述SPI NAND FLASH的8个管脚分别与其中8个所述焊盘电连接，所述SPI DDR3SDRAM的16个管脚分别与另外16个所述焊盘电连接。本发明专利技术的MCP芯片集成了SLCNAND和DDR3，提升了擦写次数，实现了产品小型化。品小型化。品小型化。

【技术实现步骤摘要】
一种MCP芯片


[0001]本专利技术涉及芯片
，特别涉及一种MCP芯片。

技术介绍

[0002]为了适应设备小型化的需要，现有的一些存储芯片采用NOR+PSRAM的MCP(Multi
‑
Chip Package)结构形式，用NOR Flash(非易失闪存)存储代码和数据，PSRAM(伪静态随机存储器)存储MCU和DSP运算的缓存数据，但苦于芯片设计不够稳定，擦写次数不够多，散热设计不够好，且空间利用也不佳。亟需提出一种多芯片封装，提升擦写次数且节省空间。

技术实现思路

[0003]本专利技术的主要目的是提出一种MCP芯片，旨在实现多芯片封装的同时节省空间。
[0004]为实现上述目的，本专利技术提出的MCP芯片，包括PCB基板，封装在所述PCB基板正面的SPI NAND FLASH和SPI DDR3SDRAM，以及设置在所述PCB基板背面的24个焊盘；所述SPI NAND FLASH设置有至少8个管脚，所述SPI DDR3SDRAM设置有16个管脚，所述SPI NAND FLASH的8个管脚分别与其中8个所述焊盘电连接，所述SPI DDR3SDRAM的16个管脚分别与另外16个所述焊盘电连接。
[0005]可选地，所述SPI NAND FLASH和所述SPI DDR3SDRAM并列封装；
[0006]可选地，所述PCB基板为矩形，所述PCB基板的四侧边沿各设置有6个所述焊盘，每个边沿的6个所述焊盘等间隔排布，上、下两个边沿的焊盘对称设置，左、右两个边沿的焊盘对称设置；
[0007]可选地，右侧的6个焊盘分别与SPI NAND FLASH的NAF_ALE管脚、NAF_CE#管脚、NAF_CLE管脚、NAF_DQ管脚、NAF_R/B#管脚、NAF RE#管脚连接，左侧的6个焊盘分别与SPI DDR3SDRAM的DR3_ADR管脚、DR3_BA管脚、DR3_WE管脚、DR3_RAS管脚、DR3_CAS管脚连接；
[0008]可选地，顶侧的6个焊盘分别与SPI NAND FLASH的NAF_WE管脚、NAF_WP#管脚、NAF_VCC管脚、NAF_VSS管脚连接，底侧的6个焊盘分别与SPI DDR3SDRAM的DR3_RESET管脚、DR3_DQ管脚、DR3_CKE管脚、DR3_CLK管脚、DR3_CS管脚、DR3_ODT管脚、DR3_DQS00管脚、DR3_DM00管脚连接；
[0009]可选地，所述PCB基板的正面包覆有塑封胶。
[0010]本专利技术技术方案通过采用一种MCP芯片，在PCB基板背面设置数量与SPI NAND FLASH和SPI DDR3SDRAM的管脚总数相同的焊盘，SPI NAND FLASH和SPI DDR3SDRAM的各管脚分别与各焊盘连接，从而SPI NAND FLASH和SPI DDR3SDRAM的之间不复用管脚，提升了擦写次数，实现了产品小型化。
附图说明
[0011]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0012]图1为本专利技术MCP芯片一实施例的结构示意图；
[0013]图2为本专利技术MCP芯片一实施例的接线示意图；
[0014]图3为本专利技术MCP芯片一实施例的接线示意图；
[0015]图4为本专利技术MCP芯片一实施例的电器规格示意图。
[0016]本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0017]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0018]需要说明，若本专利技术实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
[0019]另外，若本专利技术实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本专利技术要求的保护范围之内。
[0020]本专利技术提出一种MCP芯片。
[0021]在本专利技术实施例中，参考图1
‑
图4，该MCP芯片包括PCB基板，封装在所述PCB基板正面的SPI NAND FLASH和SPI DDR3SDRAM，以及设置在所述PCB基板背面的24个焊盘；所述SPI NAND FLASH设置有至少8个管脚，所述SPI DDR3SDRAM设置有16个管脚，所述SPI NAND FLASH的8个管脚分别与其中8个所述焊盘电连接，所述SPI DDR3SDRAM的16个管脚分别与另外16个所述焊盘电连接。
[0022]关于MCP芯片的功能说明：DDR3(L)SDRAM使用双倍数据速率架构来实现高速操作。双倍数据速率该体系结构是一种8n预取体系结构，其接口设计为在I/O引脚处每个时钟周期传输两个数据字。DDR3(L)SDRAM的单个读或写操作实际上由单个8n位宽、四时钟周期的数据组成在内部DRAM核心处的传输和在I/O引脚处的八个对应的n位宽、半时钟周期的数据传输。差分数据选通(DQS，DQS#)与数据一起从外部传输，用于DDR3(L)处的数据捕获SDRAM输入接收器。DQS与WRITE的数据居中对齐。读取的数据由DDR3(L)SDRAM传输并且边缘对准数据选通。DDR3(L)SDRAM根据差分时钟(CK和CK#)进行操作。CK变高和CK#变低的交叉被称为CK的正边缘。控制、命令和地址信号被登记在CK的每个正边缘。输入数据被登记在写入前导码之后的DQS的第一上升沿上，并且输出数据被参考在第一上升沿在READ前导码之后DQS的上升沿。对DDR3(L)SDRAM的读取和写入访问是面向突发的。访问从选定位置开始，然后继续编程序列中的编程数量的位置。访问从ACTIVATE命令的注册开始，随后是READ或WRITE命
令。与ACTIVATE一致注册的地址位命令用于选择要访问的银行和行。与READ或WRITE命令用于选择突发访问的存储体和起始列位置。该设备使用读和写BL8和BC4。可以启用自动预充电功能以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MCP芯片，其特征在于，包括PCB基板，封装在所述PCB基板正面的SPI NAND FLASH和SPI DDR3SDRAM，以及设置在所述PCB基板背面的24个焊盘；所述SPI NAND FLASH设置有至少8个管脚，所述SPIDDR3SDRAM设置有16个管脚，所述SPI NAND FLASH的8个管脚分别与其中8个所述焊盘电连接，所述SPI DDR3SDRAM的16个管脚分别与另外16个所述焊盘电连接。2.如权利要求1所述的MCP芯片，其特征在于，所述SPI NAND FLASH和所述SPI DDR3SDRAM并列封装。3.如权利要求1所述的MCP芯片，其特征在于，所述PCB基板为矩形，所述PCB基板的四侧边沿各设置有6个所述焊盘，每个边沿的6个所述焊盘等间隔排布，上、下两个边沿的焊盘对称设置，左、右两个边沿的焊盘对称设置。4.如权利要求3所述的MCP芯片，其特征在于，右侧的...

【专利技术属性】
技术研发人员：张波，黄柱光，
申请(专利权)人：深圳市芯存科技有限公司，
类型：发明
国别省市：