用于延迟测量初始化的设备及方法技术

本公开涉及用于延迟测量初始化的设备及方法。一种实例设备包含：时钟启用电路，其提供具有输入时钟信号的一半频率的第一时钟信号及具有所述输入时钟信号的四分之一频率的第二时钟信号；粗略延迟，其提供具有粗略延迟的所述第一时钟信号；精细延迟，其提供具有所述粗略延迟及精细延迟的所述第一时钟信号作为输出时钟信号；模型延迟，其具有等于输入级与输出级的延迟的和的反馈延迟，且提供反馈信号，所述反馈信号是具有所述反馈延迟的所述输出时钟信号；以及测量初始化电路，其执行测量初始化。所述测量初始化电路包含接收所述反馈信号及所述第二时钟信号且将停止信号提供到所述粗略延迟的同步器。所述粗略延迟的同步器。所述粗略延迟的同步器。

【技术实现步骤摘要】
用于延迟测量初始化的设备及方法


[0001]本申请案大体上涉及半导体存储器。更具体来说，本申请案涉及用于延迟测量初始化的设备及方法。

技术介绍

[0002]高数据可靠性、高速存储器存取、低功率消耗及减小的芯片尺寸是半导体存储器要求的特征。为了实现更高的存储器存取速度，使用时钟信号作为参考信号来调整半导体存储器中的操作定时。
[0003]当外部时钟信号进入电路时，基于外部时钟信号的内部时钟信号的时钟相位可能因电路的组件的固有延迟而延迟。在高操作速度下，时钟信号占空比的失真可能不利地影响电路的运行。为了适应这些延迟及失真效应，时钟路径可包含延迟电路。可使用例如延迟锁定环(“DLL”)的延迟电路来调整时钟相位以与外部时钟的相位匹配。常规DLL可包含提供延迟调整的较粗略分辨率的粗略延迟及提供延迟调整的较精细分辨率的精细延迟。
[0004]为了调整时钟相位，可对延迟调整的较粗略分辨率执行测量。当电源打开时，DLL可执行测量的初始化。在初始化期间，DLL可包含检测长于固有延迟的周期数目的检测器。可将较粗略分辨率调整为具有与周期数目与固有延迟之间的差匹配的延迟。DLL可在电路中包含同步器，所述同步器向检测器指示检测定时。当异步信号传输到以同步信号运行的电路时，为了跨越到同步域，可使异步信号同步。同步器可接收信号且提供具有参考信号的定时的信号。同步器可包含触发器(FF)。众所周知，FF可在接收信号之前具有设置时间。然而，FF可在设置完成之前接收信号。因此，FF的输出节点可处于亚稳态且FF可提供具有延迟的经同步信号。为了避免这种亚稳态，可将额外的一或多个FF串联耦合到第一FF。通过添加此(类)FF，即使在解决所述亚稳态时第一FF的输出信号具有延迟，也可确保耦合到第一FF的(若干)额外FF的设置时间，且因此，可使信号恰当地同步。然而，额外FF的亚稳态最终将引起故障，其可被测量为同步器的平均故障间隔时间(MTBF)。已知，MTBF基于输入时钟信号的一个周期与额外FF的设置时间之间的差呈指数级减少。为了通过增加同步器的MTBF来减轻故障，期望同步器的具有更长周期的输入时钟信号。

技术实现思路

[0005]一方面，本申请案提供一种设备，其包括：延迟级，其包含：时钟启用电路，其经配置以接收具有第一频率的第一及第二时钟信号，经配置以提供具有第二频率的第三及第四时钟信号，所述第二频率是所述第一频率的一半；延迟，其耦合到所述时钟启用电路且经配置以接收所述第一时钟信号并提供具有可调延迟的所述第一时钟信号作为输出时钟信号；模型延迟电路，其经配置以接收所述输出时钟信号且提供具有模型延迟的所述输出时钟信号作为反馈信号；以及测量初始化电路，其包括：停止控制电路，其经配置以响应于所述第三及第四时钟信号且进一步响应于所述反馈信号而提供第一停止信号以停止测量初始化，所述停止控制电路包括：多个同步器，其经配置以分别接收所述第三及第四时钟信号以及
所述第三及第四时钟信号的互补时钟信号，且进一步经配置以提供多个第二停止信号，其中所述停止控制电路经配置以响应于所述多个第二停止信号而提供所述第一停止信号。
[0006]另一方面，本申请案提供一种设备，其包括：输入级，其包含分频器，所述分频器经配置以接收具有第一频率的内部时钟信号且进一步经配置以提供具有第二频率的第一及第二时钟信号，所述第二频率是所述第一频率的一半；延迟级，其包含：时钟启用电路，其经配置以从所述分频器接收所述第一及第二时钟信号，经配置以提供所述第一时钟信号，且进一步经配置以提供具有第三频率的第三及第四时钟信号，所述第三频率是所述第二频率的一半；粗略延迟，其耦合到所述时钟启用电路且经配置以接收所述第一时钟信号并提供具有可调粗略延迟的所述第一时钟信号作为第一经延迟时钟信号；以及精细延迟，其耦合到所述粗略延迟，且经配置以接收所述第一经延迟时钟信号并提供具有可调精细延迟的所述第一经延迟时钟信号作为输出时钟信号；模型延迟电路，其耦合到所述延迟级且经配置以接收所述输出时钟信号并提供具有模型延迟的所述输出时钟信号作为反馈信号；以及测量初始化电路，其经配置以利用所述粗略延迟执行测量初始化，所述测量初始化电路包括：停止控制电路，其经配置以响应于所述第三及第四时钟信号且进一步响应于所述反馈信号而提供第一及第二停止信号；以及检测电路，其经配置以接收所述第三及第四时钟信号以及所述第一及第二停止信号，经配置以响应于所述第三及第四时钟信号而起始检测所述第三频率的周期数目，且进一步经配置以响应于所述第一停止信号或所述第二停止信号而停止检测所述第三频率的所述周期数目。
[0007]另一方面，本申请案提供一种方法，其包括：提供具有第一频率的第一时钟信号；由延迟线使所述第一时钟信号延迟以提供输出时钟信号；由模型延迟使所述输出时钟信号延迟以提供反馈信号；提供具有第二频率的第三及第四时钟信号，所述第二频率是所述第一频率的一半；及由第一、第二、第三及第四同步器接收所述反馈信号；由所述第一、第二、第三及第四同步器分别接收所述第三及第四时钟信号以及所述第三及第四时钟信号的互补时钟信号；由所述第一、第二、第三及第四同步器响应于所述反馈信号、所述第三及第四时钟信号以及所述第三及第四时钟信号的互补时钟信号而提供多个第一停止信号；以及响应于所述多个第一停止信号而将第二停止信号提供到所述延迟线，所述第二停止信号指示停止测量初始化。
附图说明
[0008]图1是根据本公开的实施例的半导体装置的示意框图。
[0009]图2是根据本公开的实施例的半导体装置中的DLL电路的框图。
[0010]图3是根据本公开的实施例的包含测量初始化电路的半导体装置中的DLL电路的框图。
[0011]图4是在根据图3的实施例的DLL电路的测量初始化操作期间的各种信号的时序图。
[0012]图5A是在图3的初始化操作之前的粗略延迟及移位寄存器(粗略)的示意图。
[0013]图5B是在图3的初始化操作之后的粗略延迟及移位寄存器(粗略)的示意图。
[0014]图6是根据本公开的实施例的包含测量初始化电路的半导体装置中的DLL电路的示意图。
[0015]图7是根据本公开的实施例的同步器的电路图。
[0016]图8是根据本公开的实施例的多周期(N)检测电路的框图。
[0017]图9是根据本公开的实施例的二进制计数器的电路图。
具体实施方式
[0018]下文将参考附图详细地解释本公开的各个实施例。以下详细描述参考以说明方式展示本公开的特定方面及实施例的附图。所述详细描述包含足够的细节以使所属领域的技术人员能够实践本公开的实施例。可利用其它实施例，且可在不背离本公开的范围的情况下进行结构改变、逻辑改变及电改变。本文中所公开的各个实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
[0019]图1是根据本公开的实施例的半导体存储器装置10的芯片101的示意框图。在一些实施例中，半导体存储器装置10是可包含包括芯片101的多个芯片的设备。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：延迟级，其包含：时钟启用电路，其经配置以接收具有第一频率的第一及第二时钟信号，经配置以提供具有第二频率的第三及第四时钟信号，所述第二频率是所述第一频率的一半；延迟，其耦合到所述时钟启用电路且经配置以接收所述第一时钟信号并提供具有可调延迟的所述第一时钟信号作为输出时钟信号；模型延迟电路，其经配置以接收所述输出时钟信号且提供具有模型延迟的所述输出时钟信号作为反馈信号；以及测量初始化电路，其包括：停止控制电路，其经配置以响应于所述第三及第四时钟信号且进一步响应于所述反馈信号而提供第一停止信号以停止测量初始化，所述停止控制电路包括：多个同步器，其经配置以分别接收所述第三及第四时钟信号以及所述第三及第四时钟信号的互补时钟信号，且进一步经配置以提供多个第二停止信号，其中所述停止控制电路经配置以响应于所述多个第二停止信号而提供所述第一停止信号。2.根据权利要求1所述的设备，其中所述第二时钟信号从所述第一时钟信号延迟所述内部时钟信号的一个周期；且其中所述第四时钟信号从所述第三时钟信号延迟所述内部时钟信号的一个周期。3.根据权利要求1所述的设备，其中所述多个同步器中的每一同步器包括一系列触发器。4.根据权利要求1所述的设备，其中所述多个同步器包括：第一同步器，其经配置以接收所述第三时钟信号；第二同步器，其经配置以接收所述第三时钟信号的互补信号；第三同步器，其经配置以接收所述第四时钟信号；第四同步器，其经配置以接收所述第四时钟信号的互补信号。5.根据权利要求4所述的设备，其中所述测量初始化电路进一步包括缓冲器模型，所述缓冲器模型经配置以响应于所述反馈信号及所述第三时钟信号而启用所述第一及第二同步器且进一步经配置以响应于所述反馈信号及所述第四时钟信号而启用所述第三及第四同步器。6.根据权利要求5所述的设备，其中所述缓冲器模型进一步经配置以响应于所述反馈信号而提供默认延迟。7.根据权利要求6所述的设备，其中所述测量初始化电路进一步包括：延迟时钟测量启用控制电路，其经配置以接收所述反馈信号且进一步经配置以响应于所述反馈信号而将延迟时钟测量启用控制信号提供到所述缓冲器模型，且其中所述缓冲器模型进一步经配置以响应于所述延迟时钟测量启用控制信号而提供默认延迟量。8.根据权利要求7所述的设备，其中所述延迟时钟测量启用控制电路进一步经配置以将所述延迟时钟测量启用控制信号提供到粗略延迟，且其中所述粗略延迟经配置以响应于所述延迟时钟测量启用控制信号而起始所述测量初始化且进一步经配置以响应于所述第一停止信号而停止所述测量初始化。
9.根据权利要求8所述的设备，其进一步包括经配置以在正常操作期间提供可变延迟量的移位寄存器电路，其中所述粗略延迟经配置以在所述测量初始化期间响应于所述第一停止信号而将第一可变延迟量存储在所述移位寄存器电路上。10.一种设备，其包括：输入级，其包含分频器，所述分频器经配置以接收具有第一频率的内部时钟信号且进一步经配置以提供具有第二频率的第一及第二时钟信号，所述第二频率是所述第一频率的一半；延迟级，其包含：时钟启用电路，其经配置以从所述分频器接收所述第一及第二时钟信号，经配置以提供所述第一时钟信号，且进一步经配置以提供具有第三频率的第三及第四时钟信号，所述第三频率是所述第二频率的一半；粗略延迟，其耦合到所述时钟启用电路且经配置以接收所述第一时钟信号并提供具有可调粗略延迟的所述第一时钟信号作为第一经延迟时钟信号；以及精细延迟，其耦合到所述粗略延迟，且经配置以接收所述第一经延迟时钟信号并提供具有可调精细延迟的所述第一经延迟时钟信号作为输出时钟信号；模型延迟电路，其耦合到所述延迟级且经配置以接收所述输出时钟信号并提供具有模型延迟的所述输出时钟信号作为反馈信号；以及测量初始化电路，其经配置以利用所述粗略延迟...

【专利技术属性】
技术研发人员：佐藤康夫，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：