半导体衬底、晶体管及其制备方法技术

本发明专利技术公开了一种半导体衬底、晶体管及其制备方法，属于半导体器件技术领域，包括以下步骤：分别制备应变SOI衬底和应变GOI衬底；将所述应变SOI衬底和所述应变GOI衬底键合连接；去除所述应变SOI衬底中的衬底和埋氧层或去除所述应变GOI衬底中的衬底和埋氧层，得到半导体衬底。采用本发明专利技术的形成方法，避免了在生长过程中Ge与Si界面之间产生的错位缺陷，Si沟道与Ge沟道之间良好的界面态，在器件导通是可避免产生界面陷阱，避免受限于界面态对费米能级的钉扎效应。优良的表面粗糙度和均匀性的影响可能会提高载流子输运效率，提高迁移率。且可以同时实现双衬底的制备，节约成本，操作简单。操作简单。操作简单。

【技术实现步骤摘要】
半导体衬底、晶体管及其制备方法


[0001]本专利技术涉及半导体器件
，具体涉及一种半导体衬底、晶体管及其制备方法。

技术介绍

[0002]绝缘体上的锗硅(SiGe
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On
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Insulator，SGOI)材料不仅是高迁移率新型沟道材料应变硅的良好衬底，其本身也是一种极具潜力的高迁移率衬底材料，SGOI结合了绝缘体上的硅(Silicon
‑
On
‑
Insulator，SOI)结构能够制作全耗尽、低功耗、小尺寸金属氧化物半导体场效应管器件，由于其高Ge组分SiGe自身具有较高载流子迁移率优势，其材料本身也具有相当大的发展前景。
[0003]传统的SGOI衬底制备上的难点在于Ge与Si界面之间存在的缺陷，由于Ge的晶格常数比Si大4.2％，晶格常数不相匹配的，会导致Si与Ge的接触面存在大量位错缺陷，这使得器件表征性能差，严重时甚至会影响到最后晶体管器件性能，因此，如何消除或避免Si与Ge的接触面存在大量位错缺陷，获得良好的应变SGOI衬底成为了本领域技术人员亟待解决的技术问题。

技术实现思路

[0004]本专利技术的目的在于克服现有技术存在的不足之处而提供一种半导体衬底、晶体管及其制备方法，避免了在生长过程中Ge与Si界面之间产生的错位缺陷，获得了良好的Si与Ge界面的半导体衬底。
[0005]为实现上述目的，在本专利技术的第一方面，本专利技术提供了一种半导体衬底的制备方法，包括以下步骤：
[0006]提供一SOI衬底，所述SOI衬底包括衬底、埋氧层和顶层硅，在所述顶层硅上沉积第一缓冲层，在所述第一缓冲层上沉积氮化硅层，进行第一热处理，而后去除所述第一缓冲层、氮化硅层，得到应变SOI衬底；
[0007]提供一GOI衬底，所述SOI衬底包括衬底、埋氧层和顶层锗，在所述顶层锗上沉积第二缓冲层，在所述第二缓冲层上沉积氮化硅层，进行第二热处理，而后去除所述第二缓冲层、氮化硅层，得到应变GOI衬底；
[0008]将所述应变SOI衬底和所述应变GOI衬底键合连接；
[0009]去除所述应变SOI衬底中的衬底和埋氧层或去除所述应变GOI衬底中的衬底和埋氧层，得到半导体衬底。
[0010]作为本专利技术的优选实施方案，所述衬底为硅衬底。
[0011]作为本专利技术的优选实施方案，所述第一缓冲层包括SiGe层和PEOX层；和/或
[0012]所述第二缓冲层包括SiGe层和PEOX层。
[0013]作为本专利技术的优选实施方案，所述SiGe层的厚度为50～200nm，所述PEOX层的厚度为10～50nm，所述氮化硅层的厚度为100～500nm。
[0014]作为本专利技术的优选实施方案，所述第一热处理的温度为900～950℃；和/或
[0015]所述第二热处理的温度为900～950℃。
[0016]作为本专利技术的优选实施方案，所述键合连接为压力键合连接，所述键合工艺条件为：键合力为10～60KN，键合温度为200～500℃，键合时间为0.5～8小时。
[0017]作为本专利技术的优选实施方案，所述应变SOI衬底包括衬底、埋氧层和应变硅层；和/或
[0018]所述GOI衬底包括衬底、埋氧层和应变锗层。
[0019]在本专利技术的第二方面，本专利技术提供了一种半导体衬底，采用上述所述的方法制备而成，其包括衬底、埋氧层、应变硅层和应变锗层；
[0020]所述埋氧层位于衬底的上方，所述应变硅层和所述应变锗层位于埋氧层的上方，所述应变硅层位于所述应变锗层的上方或下方。
[0021]在本专利技术的第三方面，本专利技术提供了一种晶体管，包括：
[0022]应变硅层；
[0023]应变锗层；所述应变硅层位于所述应变锗层的上方或下方；
[0024]埋氧层，位于所述应变硅层或所述应变锗层的下方；
[0025]衬底，位于埋氧层的下方；
[0026]源/漏极，位于埋氧层上方，且位于所述应变硅层和所述应变锗层的两侧。
[0027]作为本专利技术的优选实施方案，还包括背栅极，所述背栅极位于衬底下方。
[0028]本专利技术的有益效果在于：(1)本申请先在S0I衬底上沉积第一缓冲层和氮化硅层，而后在900～950℃的高温下热处理，氮化硅层上的多晶硅将被记忆的应力沿着就垂直方向上进行向下传导，直至传导至顶层硅上，使之成为应变硅层300；先在GOI衬底上沉积第二缓冲层和氮化硅层，而后在900～950℃下的高温下热处理，氮化硅层上的多晶硅将被记忆的应力沿着就垂直方向上进行向下传导，直至传导至顶层锗上，使之成为应变锗层；(2)将应变SOI衬底和应变GOI衬底键合连接，连接时，使应变锗层和应变硅层接触，将应变锗层和应变硅层键合连接避免了在生长过程中Ge与Si界面之间产生的错位缺陷；(3)本申请所形成的的两种半导体衬底，分别为s
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Si
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sGOI衬底和SGOI衬底，其中s
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Si
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sGOI衬底的应变锗层在应变硅层的下方，SGOI衬底的应变锗层在应变硅层的上方，当应变硅层在下方时，应变锗层起主沟道作用，特点在于该器件的高载流子迁移率高，当应变锗层在下方时，应变硅层起主沟道作用，特点在于该器件可以获得高开关比电流，理想亚阙值摆幅。
附图说明
[0029]图1为本专利技术的SOI衬底结构示意图。
[0030]图2为本专利技术在SOI衬底上沉积第一缓冲层和氮化硅层后的结构示意图。
[0031]图3为本专利技术的应变SOI衬底结构示意图。
[0032]图4为本专利技术的GOI衬底结构示意图。
[0033]图5为本专利技术在GOI衬底上沉积第二缓冲层和氮化硅层后的结构示意图。
[0034]图6为本专利技术的应变GOI衬底结构示意图。
[0035]图7为本专利技术应变SOI衬底和应变GOI衬底键合连接示意图。
[0036]图8为本专利技术s
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Si
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sGOI衬底结构示意图。
[0037]图9为SGOI衬底结构示意图。
[0038]图10为一实施例中提供的包含s
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Si
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sGOI衬底的晶体管的结构示意图。
[0039]图11为另一包含s
‑
Si
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sGOI衬底的晶体管的结构示意图。
[0040]图12为包含SGOI衬底的晶体管的结构示意图。
[0041]图13为另一包含SGOI衬底的晶体管的结构示意图。
[0042]图中标记：10、硅衬底；20、埋氧层；30、顶层硅；300、应变硅层；40a、第一缓冲层；40b、第二缓冲层；410、SiGe层；420、PEOX层；50、氮化硅层；60、顶层锗；600、应变锗层；70、源极；80、漏极；90、背栅极。
具体实施方式
[0043]为使本申请实施例的目的、技术方案和优点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体衬底的制备方法，其特征在于，包括以下步骤：提供一SOI衬底，所述SOI衬底包括衬底、埋氧层和顶层硅，在所述顶层硅上沉积第一缓冲层，在所述第一缓冲层上沉积氮化硅层，进行第一热处理，而后去除所述第一缓冲层、氮化硅层，得到应变SOI衬底；提供一GOI衬底，所述SOI衬底包括衬底、埋氧层和顶层锗，在所述顶层锗上沉积第二缓冲层，在所述第二缓冲层上沉积氮化硅层，进行第二热处理，而后去除所述第二缓冲层、氮化硅层，得到应变GOI衬底；将所述应变SOI衬底和所述应变GOI衬底键合连接；去除所述应变SOI衬底中的衬底和埋氧层或去除所述应变GOI衬底中的衬底和埋氧层，得到半导体衬底。2.根据权利要求1所述的半导体衬底的制备方法，其特征在于，所述衬底为硅衬底。3.根据权利要求1所述的半导体衬底的制备方法，其特征在于，所述第一缓冲层包括SiGe层和PEOX层；和/或所述第二缓冲层包括SiGe层和PEOX层。4.根据权利要求3所述的半导体衬底的制备方法，其特征在于，所述SiGe层的厚度为50～200nm，所述PEOX层的厚度为10～50nm，所述氮化硅层的厚度为100～500nm。5.根据权利要求1所述的半...

【专利技术属性】
技术研发人员：李梦凡，亨利，
申请(专利权)人：广东省大湾区集成电路与系统应用研究院，
类型：发明
国别省市：