绝缘体上半导体衬底的制造方法及半导体器件的制造方法技术

本发明专利技术提供一种绝缘体上半导体衬底的制造方法及半导体器件的制造方法，能够在绝缘体上半导体衬底的制造阶段，改进智能剥离技术中起泡离子注入方式，在晶圆的不同深度形成起泡层，从而在经历晶圆键合、退火和剥离后能直接获得具有不同顶层半导体厚度的绝缘体上半导体衬底，简化制造工艺，提高制造效率，节约成本。本。本。

【技术实现步骤摘要】
绝缘体上半导体衬底的制造方法及半导体器件的制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种绝缘体上半导体衬底的制造方法及半导体器件的制造方法。

技术介绍

[0002]绝缘体上硅(Silicon
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On
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Insulator，SOI)等绝缘体上半导体技术在顶层半导体和基底之间设置一层预埋氧化层，有效降低了顶层半导体和基底之间的寄生电容，且SOI基片还具备集成密度高、短沟道效应小、衬底噪声低、集成密度高、速度快、功耗低等优点，广泛应用于集成电路、光电子和微电机(Micro
‑
Electro
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Mechanical Systems，MEMS)传感器等领域。
[0003]现有的基于绝缘体上半导体晶圆形成的芯片中，不同元器件往往对顶层半导体有不同厚度的需求，目前的方法是对绝缘体上半导体晶圆的顶层半导体进行氧化或者刻蚀，来消耗不同厚度的顶层半导体，以满足不同元器件的制造需求，这种方法步骤较为繁琐，且需要精细的调整热氧化或者刻蚀的工艺配方(recipe)，效率低且成本高。

技术实现思路

[0004]本专利技术的目的在于提供一种绝缘体上半导体衬底的制造方法及半导体器件的制造方法，能够在绝缘体上半导体衬底的制造阶段就形成不同厚度的顶层半导体且简化制造工艺，提高制造效率，节约成本。
[0005]为实现上述目的，本专利技术提供一种绝缘体上半导体衬底的制造方法，其包括：
[0006]在所述第二晶圆的表面上形成预氧化层；
[0007]对第二晶圆的不同区域进行不同深度的起泡离子注入，以在所述第二晶圆中形成不同深度的起泡层；
[0008]将所述第二晶圆形成有所述预氧化层的一面键合到第一晶圆上；
[0009]退火使所述起泡层起泡，以使所述第二晶圆的相应部分在所述起泡层处剥离去除，进而形成绝缘体上半导体衬底，所述绝缘体上半导体衬底具有所述第一晶圆及与之键合的所述第二晶圆的剩余部分。
[0010]可选地，通过热氧化工艺或者沉积工艺，在所述第二晶圆的表面上形成所述预氧化层。
[0011]可选地，所述预氧化层至少覆盖在所述第二晶圆的正面上，在所述第二晶圆正面上进行起泡离子注入，且所述第二晶圆的正面上的所述预氧化层键合到所述第一晶圆上。
[0012]可选地，对第二晶圆的不同区域进行不同深度的起泡离子注入的步骤包括：
[0013]在所述预氧化层上形成第一掩膜层，并以所述第一掩膜层为掩膜，通过第一注入能量向所述第二晶圆进行起泡离子注入，以在所述第二晶圆的第一深度中形成起泡层；
[0014]去除所述第一掩膜层，并在所述预氧化层上形成第二掩膜层，所述第二掩膜层限定的区域和所述第一掩模层限定的区域不同；
[0015]以所述第二掩膜层为掩膜，以第二注入能量向所述第二晶圆进行起泡离子注入，以在所述第二晶圆的第二深度中形成起泡层，所述第二深度不同于所述第一深度。
[0016]可选地，所述第一掩模层和所述第二掩模层中的至少一者的侧壁为倾斜侧壁，使得第一深度的起泡层和第二深度的起泡层之间的相邻侧壁相接。
[0017]可选地，通过同一张掩膜版对先后分别涂覆在所述预氧化层上的正性光刻胶和负性光刻胶曝光，来形成所述第一掩膜层和所述第二掩膜层。
[0018]可选地，对第二晶圆的不同区域进行不同深度的起泡离子注入的步骤包括：
[0019]在所述预氧化层上形成第三掩膜层；
[0020]以所述第三掩膜层为掩膜，向所述第二晶圆进行起泡离子注入，且所述第三掩膜层对所述第二晶圆的不同区域提供不同的起泡离子注入选择比，使所述第二晶圆的不同区域中形成不同深度的起泡层。
[0021]可选地，所述第三掩膜层对应不同区域交界处的侧壁为倾斜侧壁，使得相邻区域中的起泡层的相邻侧相接或交叠。
[0022]可选地，注入到所述第二晶圆的起泡离子包括氢离子。
[0023]可选地，所述起泡离子注入第一晶圆和第二晶圆均为硅晶圆，所述绝缘体上半导体衬底为绝缘体上硅衬底。
[0024]基于同一专利技术构思，本专利技术还提供一种半导体器件的制造方法，其包括：
[0025]采用如本专利技术所述的绝缘体上半导体衬底的制造方法，提供绝缘体上半导体衬底；
[0026]基于所述绝缘体上半导体衬底的不同厚度的顶层半导体制造不同的元器件。
[0027]与现有技术相比，本专利技术的技术方案，能够在绝缘体上半导体衬底的制造阶段，就实现不同区域具有不同的顶层半导体厚度，减少了后续工艺步骤，节约时间，降低成本。
附图说明
[0028]本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0029]图1是现有的一种SOI衬底的制造方法中的器件剖面结构示意图。
[0030]图2是本专利技术第一实施例的绝缘体上半导体衬底的制造方法流程示意图。
[0031]图3和图4是本实施例的绝缘体上半导体衬底的制造方法中的两种示例器件剖面结构示意图。
[0032]图5和图6是本专利技术第二实施例的绝缘体上半导体衬底的制造方法中的两种示例器件剖面结构示意图。
具体实施方式
[0033]在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本
领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
[0034]以下结合附图和具体实施例对本专利技术提出的技术方案作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0035]请参考图1，一种SOI衬底的制造技术是智能剥离技术(Smart
‑
cut)，其主要步骤包括：首先，通过氧化工艺将第二晶圆(可以为硅晶圆)W2的表面转化为预氧化层OX，如图1中的(A)所示；然后通过起泡离子注入工艺(注入离子可以包括氢离子等)在预氧化层OX厚度以下的第二晶圆W2中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种绝缘体上半导体衬底的制造方法，其特征在于，包括：在所述第二晶圆的表面上形成预氧化层；对第二晶圆的不同区域进行不同深度的起泡离子注入，以在所述第二晶圆中形成不同深度的起泡层；将所述第二晶圆形成有所述预氧化层的一面键合到第一晶圆上；退火使所述起泡层起泡，以使所述第二晶圆的相应部分在所述起泡层处剥离去除，进而形成绝缘体上半导体衬底，所述绝缘体上半导体衬底具有所述第一晶圆及与之键合的所述第二晶圆的剩余部分。2.如权利要求1所述的制造方法，其特征在于，通过热氧化工艺或者沉积工艺，在所述第二晶圆的表面上形成所述预氧化层。3.如权利要求1所述的制造方法，其特征在于，所述预氧化层至少覆盖在所述第二晶圆的正面上，在所述第二晶圆正面上进行起泡离子注入，且所述第二晶圆的正面上的所述预氧化层键合到所述第一晶圆上。4.如权利要求1所述的制造方法，其特征在于，对第二晶圆的不同区域进行不同深度的起泡离子注入的步骤包括：在所述预氧化层上形成第一掩膜层，并以所述第一掩膜层为掩膜，通过第一注入能量向所述第二晶圆进行起泡离子注入，以在所述第二晶圆的第一深度中形成起泡层；去除所述第一掩膜层，并在所述预氧化层上形成第二掩膜层，所述第二掩膜层限定的区域和所述第一掩模层限定的区域不同；以所述第二掩膜层为掩膜，以第二注入能量向所述第二晶圆进行起泡离子注入，以在所述第二晶圆的第二深度中形成起泡层，所...

【专利技术属性】
技术研发人员：赵朝珍，
申请(专利权)人：中芯先锋集成电路制造绍兴有限公司，
类型：发明
国别省市：