半导体装置制造方法及图纸

半导体装置包含第一晶体管，位于基底的第一装置类型区中，其中第一晶体管包含第一栅极结构及相邻于第一栅极结构的第一源极/漏极部件。此半导体装置更包含第二晶体管，位于基底的第二装置类型区中，其中第二晶体管包含第二栅极结构及相邻于第二栅极结构的第二源极/漏极部件。第一晶体管包含第一鳍，第一鳍具有与第一源极/漏极部件横向接触的第一数量的半导体通道层，第二晶体管包含第二鳍，第二鳍具有与第二源极/漏极部件横向接触的第二数量的半导体通道层，且其中第二数量的半导体通道层少于第一数量的半导体通道层。于第一数量的半导体通道层。于第一数量的半导体通道层。

【技术实现步骤摘要】
半导体装置


[0001]本技术实施例是有关于半导体技术，且特别是有关于半导体装置。

技术介绍

[0002]电子产业对越来越小且更快的电子装置的需求不断增长，这些电子装置同时能够支持越来越多越趋复杂和精密的功能。因此，在集成电路(integrated circuit，IC)产业中制造低成本、高效能和低功率的集成电路为持续的趋势。至今为止，通过缩小集成电路尺寸(例如将集成电路部件尺寸最小化)已很大程度上实现这些目标，进而改善生产效率并降低相关成本。然而，这些微缩化也已增加集成电路制造过程的复杂性。因此，要实现半导体集成电路及装置的持续进步，需要在集成电路制造过程和技术方面取得类似的进步。
[0003]近年来，已引入多栅极装置通过增加栅极通道耦合，降低关态电流及/或减少短通道效应(short
‑
channel effects，SCEs)来改善栅极控制。此类多栅极装置的一为鳍式场效晶体管(fin field
‑
effect transistor，FinFET)。鳍式场效晶体管得名于从形成鳍状结构的基板延伸的鳍状结构，鳍状结构用于形成场效晶体管通道。引入另一种多栅极装置为全绕式栅极(gate
‑
all
‑
around，GAA)晶体管，以部分用于解决与鳍式场效晶体管相关的效能挑战。全绕式栅极晶体管得名于栅极结构，全绕式栅极装置的栅极结构完全延伸围绕通道，以提供比鳍式场效晶体管更好的静电控制。鳍式场效晶体管及全绕式栅极晶体管与传统互补金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，CMOS)制程相容，且这些三维结构允许鳍式场效晶体管及全绕式栅极晶体管积极微缩化，同时维持栅极控制并减轻短通道效应。
[0004]一般来说，可例如在鳍式场效晶体管无法达到效能要求的情况下使用全绕式栅极晶体管。然而，半导体集成电路可一般包含具有不同效能需求的各种不同装置类型。如此一来，提供能够达到这样多样化的装置效能需求的多栅极装置(例如全绕式栅极晶体管)仍具挑战性。因此，事实证明，现有技术并非在所有方面都完全令人满意。

技术实现思路

[0005]在一些实施例中，提供半导体装置的制造方法，此方法包含提供基底，基底包含外延堆叠物层，外延堆叠物层包含交错的多个半导体通道层及多个虚设层，其中基底包含第一装置类型区及第二装置类型区；进行通道层蚀刻制程，以移除第二装置类型区的外延堆叠物层的第一部分，以在第二装置类型区中形成暴露外延堆叠物层的第二部分的沟槽，外延堆叠物层被移除的第一部分包含多个半导体通道层的至少一半导体通道层；在第二装置类型区的沟槽中及外延堆叠物层的第二部分上方形成外延层，其中第二装置类型区中的外延层的顶表面与第一装置类型区中的外延堆叠物层的顶表面大致齐平。
[0006]在一些实施例中，提供半导体装置的制造方法，此方法包含提供基底，基底包含第一外延堆叠物层，第一外延堆叠物层包含第一组成的至少一外延层位于第二组成的第一多个外延层之间，其中基底包含第一装置类型区及第二装置类型区；蚀刻第二装置类型区的
第一组成的至少一外延层及第二组成的第一多个外延层，以在第二装置类型区中形成暴露基底的一部分的沟槽；在第二装置类型区的沟槽中形成第三组成的外延层，其中第二装置类型区中的第三组成的外延层的顶表面与第一装置类型区中的第一外延堆叠物层的顶表面大致齐平；以及在第一装置类型区中的第一外延堆叠物层上方及第二装置类型区中的第三组成的外延层上方形成第二外延堆叠物层，第二外延堆叠物层包含交错的第一组成的多个外延层及第二组成的第二多个外延层。
[0007]在另外一些实施例中，提供半导体装置，半导体装置包含第一晶体管，位于基底的第一装置类型区中，其中第一晶体管包含第一栅极结构及相邻于第一栅极结构的第一源极/漏极部件；以及第二晶体管，位于基底的第二装置类型区中，其中第二晶体管包含第二栅极结构及相邻于第二栅极结构的第二源极/漏极部件；其中第一晶体管包含第一鳍，第一鳍具有与第一源极/漏极部件横向接触的第一数量的半导体通道层，其中第二晶体管包含第二鳍，第二鳍具有与第二源极/漏极部件横向接触的第二数量的半导体通道层，且其中第二数量的半导体通道层少于第一数量的半导体通道层。
[0008]优选地，该第一晶体管的最顶部半导体通道层与该第二晶体管的最顶部半导体通道层大致齐平，且其中该第一源极/漏极部件的顶表面与该第二源极/漏极部件的顶表面大致齐平。
[0009]优选地，该第二源极/漏极部件包含一间隙区，该间隙区设置靠近该第二源极/漏极部件的底部。
[0010]优选地，该第一装置类型区包含一静态随机存取存储器装置区，且其中该第二装置类型区包含一核心(逻辑)装置区。
[0011]优选地，该第一数量等于N，且其中该第二数量等于N
‑
1或N
‑
2。
[0012]优选地，该第一晶体管及该第二晶体管皆包含全绕式栅极晶体管。
[0013]优选地，该第一晶体管的最顶部半导体通道层的顶表面高于该第二晶体管的最顶部半导体通道层的顶表面，且其中该第一源极/漏极部件的顶表面高于该第二源极/漏极部件的顶表面。
[0014]优选地，该半导体装置更包括：一第一内部间隙壁，位于该第一数量的半导体通道层之间；以及一第二内部间隙壁，位于该第二数量的半导体通道层之间。
[0015]优选地，该第二源极/漏极部件包含一间隙区，该间隙区邻接该第二内部间隙壁。
[0016]优选地，该半导体装置更包括：一第三晶体管，位于该第一晶体管与该第二晶体管之间，且位于该基底的该第一装置类型区与该第二装置类型区之间的一边界处。
附图说明
[0017]根据以下的详细说明并配合所附图式可以更加理解本技术实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
[0018]图1提供依据一些实施例，多栅极装置的简化俯视图。
[0019]图2为依据本技术实施例的一个或多个方面，制造半导体装置300的方法的流程图。
[0020]图3、图4、图5、图6、图7、图8、图9、图10和图11提供依据一些实施例，沿大致平行于
图1的剖面AA
’
定义的平面的半导体装置300的实施例的剖面示意图。
[0021]图12为依据本技术实施例的一个或多个方面，制造半导体装置1300的方法的流程图。
[0022]图13、图14、图15、图16、图17、图18、图19、图20、图21和图22提供依据一些实施例，沿大致平行于图1的剖面AA
’
定义的平面的半导体装置1300的实施例的剖面示意图。
[0023]其中，附图标记说明如下：
[0024]100：多栅极装置
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一第一晶体管，位于一基底的一第一装置类型区中，其中该第一晶体管包含一第一栅极结构及相邻于该第一栅极结构的一第一源极/漏极部件；以及一第二晶体管，位于该基底的一第二装置类型区中，其中该第二晶体管包含一第二栅极结构及相邻于该第二栅极结构的一第二源极/漏极部件；其中该第一晶体管包含一第一鳍，该第一鳍具有与该第一源极/漏极部件横向接触的一第一数量的半导体通道层，其中该第二晶体管包含一第二鳍，该第二鳍具有与该第二源极/漏极部件横向接触的一第二数量的半导体通道层，且其中该第二数量的半导体通道层少于该第一数量的半导体通道层。2.如权利要求1所述的半导体装置，其特征在于，该第一晶体管的最顶部半导体通道层与该第二晶体管的最顶部半导体通道层大致齐平，且其中该第一源极/漏极部件的顶表面与该第二源极/漏极部件的顶表面大致齐平。3.如权利要求1所述的半导体装置，其特征在于，该第二源极/漏极部件包含一间隙区，该间隙区设置靠近该第二源极/漏极部件的底部。4.如权利要求1所述的半导体装置，其特征在于，该第一装置类型区包含一静态随机存取存储...

【专利技术属性】
技术研发人员：张朝渊，张峰铭，张瑞文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：