一种闪存器件的制备方法技术

本发明专利技术提供了一种闪存器件的制备方法，应用于半导体制造领域中。由于本发明专利技术提供的制备方法在利用炉管工艺形成闪存器件的浮栅材料层之后，增加了一步根据不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度的步骤，进而实现了浮栅多晶硅厚度的均匀性控制，避免了炉管不同位置带来浮栅多晶硅厚度的偏差，即有效的控制了最终形成的浮栅尖端的高度。进一步的，由于本发明专利技术所提供的制备方法增加了动态浮栅多晶硅厚度的调节步骤，因此其还可以实现不同浮栅厚度要求产品共用相同多晶硅程式，以提升浮栅多晶硅炉管生产效率的目的。硅炉管生产效率的目的。硅炉管生产效率的目的。

【技术实现步骤摘要】
一种闪存器件的制备方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种闪存器件的制备方法。

技术介绍

[0002]快闪存储器，简称为闪存，分为两种类型：叠栅(stack gate)器件和分栅(spl itgate)器件，其中，分栅器件是在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅，在擦除性能上，分栅器件有效地避免了叠栅器件的过擦除效应，电路设计相对简单。因而被广泛应用在各类电子产品中。
[0003]在分栅式闪存存储器中，浮栅尖端的高度与尖锐度会影响浮栅在编程、擦除时候耦合的电压，从而影响闪存在编程、擦除时的性能。而过高的浮栅尖端高度会导致源线耦合效率降低，从而导致存储单元编程失效，而浮栅尖端高度一般取决于浮栅淀积厚度，传统做法通过炉管淀积不同浮栅厚度来控制浮栅尖端高度，但由于炉管特性，这很难控制很精确，因此，经常会出现编程失效的问题。

技术实现思路

[0004]本专利技术的目的在于提供一种闪存器件的制备方法，以解决现有技术中由于炉管自身无法精准控制的特性，导致利用炉管形成的闪存器件的浮栅尖端的高度过高，进而引起闪存器件的编程失效的技术问题。
[0005]为了达到上述目的，本专利技术首先提供了一种闪存器件的制备方法，至少可以包括如下步骤：
[0006]提供一半导体衬底；
[0007]在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；
[0008]测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
[0009]进一步的，刻蚀所述浮栅材料层的工艺具体可以包括：化学干法刻蚀工艺CDE、湿法刻蚀工艺以及混合刻蚀工艺中的至少一种。
[0010]进一步的，形成所述浮栅材料层的工艺具体可以为炉管工艺。
[0011]进一步的，在炉管中形成满足不同产品设计要求的浮栅材料层之后，本专利技术所提供的闪存器件的所述制备方法还可以包括：去除刻蚀所述浮栅材料层后所形成的残留污染物的步骤。
[0012]进一步的，去除所述残留污染物的工艺具体可以包括湿法清洗工艺。
[0013]进一步的，所述闪存器件具体可以是但不限于共享源线源线的双存储位结构。
[0014]进一步的，所述浮栅氧化物材料层的材料具体可以包括二氧化硅，所述浮栅材料层的材料具体可以包括多晶硅。
[0015]进一步的，在刻蚀所述浮栅材料层的步骤之后，本专利技术所提供的闪存器件的所述制备方法还可以包括：对包含所述浮栅的半导体衬底进行后续工艺，以形成所述闪存器件
的包含源区、漏区、字线以及源线在内的电学结构。
[0016]进一步的，在刻蚀所述浮栅材料层的步骤之后，本专利技术所提供的闪存器件的所述制备方法还可以包括：在所述浮栅材料层的表面上形成硬掩膜层，并以所述硬掩膜层为浅沟绝缘研磨的阻挡的掩膜层，进行后续有源区结构的形成。
[0017]进一步的，所述硬掩膜层的材料具体可以包括氮化硅。
[0018]与现有技术相比，本专利技术的技术方案至少具有以下有益效果之一：
[0019]本专利技术提供了一种闪存器件的制备方法，具体包括提供一半导体衬底；在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
[0020]由于本专利技术提供的制备方法在利用炉管工艺形成闪存器件的浮栅材料层之后，增加了一步根据不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度的步骤，进而实现了浮栅多晶硅厚度的均匀性控制，避免了炉管不同位置带来浮栅多晶硅厚度的偏差，即有效的控制了最终形成的浮栅尖端的高度。
[0021]进一步的，由于本专利技术所提供的制备方法增加了动态浮栅多晶硅厚度的调节步骤，因此其还可以实现不同浮栅厚度要求产品共用相同多晶硅程式，以提升浮栅多晶硅炉管生产效率的目的。
附图说明
[0022]图1为闪存器件中的存储单元的各个电学部件之间的耦合电容的位置示意图；
[0023]图2为本专利技术的一实施例中所提供的闪存器件的制备方法的流程图。
具体实施方式
[0024]承如
技术介绍
所述，在分栅式闪存存储器中，浮栅尖端的高度与尖锐度会影响浮栅在编程、擦除时候耦合的电压，从而影响闪存在编程、擦除时的性能。目前，在现有技术中浮栅多晶硅的淀积厚度通常在而与此对应的浮栅尖端的高度范围大约在之间；而图1为闪存器件中的存储单元的各个电学部件之间的耦合电容的位置示意图。根据图1所示，本专利技术专利技术人研究得到图1所示的多个耦合电容之间的函数关系，具体如下：
[0025][0026]C
TOT
＝C
FW
+C
FB
+C
FS
[0027]其中，α
s
为源线对于浮栅的耦合系数，C
FS
为源线SL和浮栅FG的耦合电容，C
TOT
为图1所述结构的总电容，而图1中Bulk为等效衬底，BL为位线，WL为字线，FG为浮栅，SL为源线。
[0028]由此可知，当闪存器件编程时，其源线会加高压，为了增加电子注入浮栅中的效率，必须有更大的浮栅电压，这就需要源线对于浮栅有高的耦合系数即α
s
较大，而α
s
取决于源线和浮栅耦合电容C
FS
与总电容C
TOT
的比值，由于浮栅尖端越高，则浮栅和字线之间的电容就C
FW
越大，即总电容C
TOT
就越大，α
s
就会变小，这样源线耦合到浮栅的电压就降低，从而导致
存储单元编程失效，因此需要控制浮栅高度来降低C
TOT
，从而提升源线的耦合系数。
[0029]然而，在现有技术中，浮栅尖端高度一般取决于浮栅的淀积厚度，传统做法通过炉管淀积不同浮栅厚度来控制浮栅尖端高度，但由于炉管特性，这很难控制很精确，因此，经常会出现编程失效的问题。
[0030]针对此问题，本专利技术的专利技术人提出了一种利用炉管来形成共享源线的双存储位结构中的具有尖端的材料为多晶硅的浮栅的制备方法，即，通过增加动态多晶硅浮栅厚度调节工艺，实现多晶硅浮栅厚度均匀性的控制，进而避免炉管不同位置带来多晶硅浮栅厚度的偏差，最终实现有效控制浮栅尖端高度的目的。
[0031]下面将结合示意图2对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0032]如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存器件的制备方法，其特征在于，包括如下步骤：提供一半导体衬底；在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。2.如权利要求1所述的闪存器件的制备方法，其特征在于，刻蚀所述浮栅材料层的工艺包括化学干法刻蚀工艺CDE、湿法刻蚀工艺以及混合刻蚀工艺中的至少一种。3.如权利要求1所述的闪存器件的制备方法，其特征在于，形成所述浮栅材料层的工艺为炉管工艺。4.如权利要求3所述的闪存器件的制备方法，其特征在于，在炉管中形成满足不同产品设计要求的浮栅材料层之后，所述制备方法还包括去除刻蚀所述浮栅材料层后所形成的残留污染物的步骤。5.如权利要求4所述的闪存器件的制备方法，其特征在于，去除所述残留污染物的工艺包括湿法...

【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：