基于数据输入端建立时间裕量的触发器转换方法及装置制造方法及图纸

本申请涉及一种基于数据输入端建立时间裕量的触发器转换方法及装置。所述方法包括：在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器数据输入端的建立时间时序裕量以及集成电路中触发器的建立时间平均值。设置触发器替换区间。触发器替换区间的上限和下限是根据建立时间平均值以及预先设定的比值确定的。若当前触发器数据输入端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器的建立时间小于当前触发器的建立时间的触发器。采用本方法能够降低芯片的面积和功耗，进而降低高性能计算成本。进而降低高性能计算成本。进而降低高性能计算成本。

【技术实现步骤摘要】
基于数据输入端建立时间裕量的触发器转换方法及装置


[0001]本申请涉及集成电路领域，特别是涉及一种基于数据输入端建立时间裕量的触发器转换方法及装置。

技术介绍

[0002]社会信息化和人工智能的快速发展，超级计算机正从后P级时代向E级迈进，计算机高性能算力称为人类生产力的重要基础，斯坦福大学的研究发现，在2012年以后，人工智能对算力的需求每隔3.4个月就会翻倍，这一速度已经超越了摩尔定律(每隔18个月，芯片中的晶体管数目翻倍)，然而，依靠先进工艺红利来提高芯片能效日趋困难，碳中和的节能减排要求却日趋严厉，目前，国际上运算最快的超级计算机Supercomputer Fugaku运算芯片采用7nm制造工艺，峰值性能约为0.5Eflops，功耗约为30MW，双精度浮点计算能效比约为16Gflops/W。按照0.6元/度的电费计算，Supercomputer Fugaku每年的电费可达1.6亿元。由此可见，高性能计算成本十分巨大，迫切需要先进的芯片设计方法来降低高性能计算成本。
[0003]然而，目前绝大多数高性能计算芯片的核心计算部分都是同步电路，其基本结构包含发射触发器和捕获触发器(即UFF0和UFF1)、组合逻辑(Combinational logic)以及时钟树，同步电路在时钟的驱动下工作，要求满足建立时间时序约束，否则电路就会出现功能故障，建立时间时序约束违反时，就需要插入额外的缓冲器和反相器减小数据路径延时，这将会增大芯片的面积和功耗，使得高性能计算成本增大。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种能够动态调整触发器性能的基于数据输入端建立时间裕量的触发器转换方法及装置。
[0005]基于数据输入端建立时间裕量的触发器转换方法，所述方法包括：
[0006]在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器数据输入端的建立时间时序裕量以及集成电路中触发器的建立时间平均值。
[0007]设置触发器替换区间。触发器替换区间的上限和下限是根据建立时间平均值以及预先设定的比值确定的。
[0008]若当前触发器数据输入端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器的建立时间小于当前触发器的建立时间的触发器。
[0009]在其中一个实施例中，还包括：在集成电路通过集成电路开发流程进行布局完成后，遍历集成电路中的触发器，构建触发器数据输入端的建立时间时序裕量，并得到集成电路中触发器的建立时间平均值。
[0010]在其中一个实施例中，预先设定的比值β为预先设定高性能触发器的建立时间与当前触发器的建立时间的比值。
[0011]在其中一个实施例中，还包括：触发器替换区间为[N,M]，根据建立时间平均值以及预先设定的比值进行取负数，确定触发器替换区间的下限N值为avg(T
setup
)*(β
‑
1)。根据建立时间平均值以及预先设定的比值进行取正数，确定触发器替换区间的上限M值为avg(T
setup
)*(1
‑
β)。其中，T
setup
为触发器的建立时间。
[0012]在其中一个实施例中，还包括：遍历当前触发器组成的集成电路，得到功耗数据。根据功耗数据进行迭代优化，确定高性能集成电路的布局。
[0013]在其中一个实施例中，还包括：
[0014]setup slack＝T
capture
+T
cycle
‑
T
setup
‑
(T
launch
+T
ck2q
+T
dp
)
[0015]其中，setup slack为触发器数据输入端的建立时间时序裕量，T
capture
为捕获时钟的延时，T
cycle
为时钟周期，T
setup
为所述触发器的建立时间，T
launch
为发射时钟的延时，T
ck2q
为发射触发器时钟端到输出端的延时，T
dp
为组合逻辑的延时。
[0016]在其中一个实施例中，集成电路的开发流程包括：RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积与功耗评估。
[0017]在其中一个实施例中，集成电路包括：触发器、组合逻辑以及时钟树。
[0018]基于数据输入端建立时间裕量的触发器转换装置，所述装置包括：
[0019]获取建立时间模块，用于在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器数据输入端的建立时间时序裕量以及集成电路中触发器的建立时间平均值。
[0020]替换区间设定模块，用于设置触发器替换区间。触发器替换区间的上限和下限是根据建立时间平均值以及预先设定的比值确定的。
[0021]触发器替换模块，用于若当前触发器数据输入端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器的建立时间小于当前触发器的建立时间的触发器。
[0022]在其中一个实施例中，高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
[0023]上述基于数据输入端建立时间裕量的触发器转换方法及装置，通过获取集成电路中每个触发器的建立时间与高性能触发器的建立时间时序裕量关系，结合触发器数据输入端建立时间时序裕量，以此作为判断触发器替换依据，构建触发器的替换区间，当触发器数据输入端的建立时间裕量在触发器替换区间内，就将触发器转换为高性能触发器，统计替换后的触发器对应的功耗数据，根据计算资源的丰富程度，可以时时迭代优化触发器的替换区间范围，确定功耗最低的触发器及其对应的集成电路布局，据此可以设计出功耗最低的高性能集成电路。
附图说明
[0024]图1为现有技术中数字电路的典型结构组成；
[0025]图2为一个实施例中基于数据输入端建立时间裕量的触发器转换方法及装置的流程示意图；
[0026]图3为现有技术中集成电路开发的流程示意图；
[0027]图4为另一个实施例中捕获触发器数据输入端建立时间时序裕量的一个示例，其中，捕获触发器UFF1数据输入端D的建立时间时序裕量为
‑
70ps；
[0028]图5为另一个实施例中捕获触发器UFF1替换成高性能触发器后的电路；
[0029]图6为另一个实施例中捕获触发器数据输入端建立时间时序裕量的一个示例，其中，捕获触发器UFF1数据输入端D的建立时间时序裕量为100ps；
[0030]图7为一个实施例中基于数据输入端建立时间时序裕量的触发器转换方法流程的流程示意图；
[0031]图8为一个实施例中基于数据输入端建立时间裕量的触发器转换装置的结构框图。
具体实施方式
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【技术保护点】

【技术特征摘要】
1.基于数据输入端建立时间裕量的触发器转换方法，其特征在于，应用于集成电路中，所述方法包括：在所述集成电路布局完成后，遍历所述集成电路中的触发器，得到每个所述触发器数据输入端的建立时间时序裕量以及所述集成电路中触发器的建立时间平均值；设置触发器替换区间；所述触发器替换区间的上限和下限是根据所述建立时间平均值以及预先设定的比值确定的；若当前触发器数据输入端的建立时间时序裕量在所述触发器替换区间内，则将当前触发器替换为高性能触发器；所述高性能触发器指的是触发器的建立时间小于所述当前触发器的建立时间的触发器。2.根据权利要求1所述的方法，其特征在于，在所述集成电路布局完成后，遍历所述集成电路中的触发器，得到每个所述触发器数据输入端的建立时间时序裕量以及所述集成电路中触发器的建立时间平均值，包括：在所述集成电路通过集成电路开发流程进行布局完成后，遍历所述集成电路中的触发器，构建所述触发器数据输入端的建立时间时序裕量，并得到所述集成电路中触发器的建立时间平均值。3.根据权利要求2所述的方法，其特征在于，所述预先设定的比值β为预先设定高性能触发器的建立时间与当前触发器的建立时间的比值。4.根据权利要求3所述的方法，其特征在于，所述触发器替换区间的上限和下限是根据所述建立时间平均值以及预先设定的比值确定的，包括：所述触发器替换区间为[N,M]，根据所述建立时间平均值以及预先设定的比值进行取负数，确定所述触发器替换区间的下限N值为avg(T
setup
)*(β
‑
1)；根据所述建立时间平均值以及预先设定的比值进行取正数，确定所述触发器替换区间的上限M值为avg(T
setup
)*(1
‑
β)；其中，T
setup
为所述触发器的建立时间。5.根据权利要求4所述的方法，其特征在于，若当前触发器数据输入端的建立时间时序裕量在所述触发器替换区间内，则将当前触发器替换为高性能触发器，在该步骤之后，还包括：遍历所述当前触发器组成的集成电路，得到功耗数据；根据所述功耗数据进行迭代优化，确定高性...

【专利技术属性】
技术研发人员：贺彬广，吴振宇，刘必慰，胡春媚，宋睿强，梁斌，郭阳，韩雨，张沛，唐茜茜，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：