沟槽型MOS场效应晶体管的制备方法和应用技术

本发明专利技术属于半导体技术领域，公开了沟槽型MOS场效应晶体管的制备方法和应用。制备方法：在半导体衬底层上依次形成N型半导体外延层、阱区和掺杂区；在掺杂区的中间区域的两侧分别刻蚀一个虚拟沟槽，向虚拟沟槽的底部注入P型杂质，形成P+层；在掺杂区的中间区域刻蚀一个栅极沟槽；向虚拟沟槽的内部填充氧化物；在掺杂区远离N型半导体外延层的一侧形成金属层。本发明专利技术还提出一种电子设备。该方法制备的沟槽型MOS场效应晶体管，在虚拟沟槽底部形成的PN结对电场分布的改变幅度较大、较集中，能够更好地降低栅极沟槽拐角处的场强；另外，该方法简化了工艺，降低了成本。降低了成本。降低了成本。

【技术实现步骤摘要】
沟槽型MOS场效应晶体管的制备方法和应用


[0001]本专利技术属于半导体
，具体涉及沟槽型MOS场效应晶体管的制备方法和应用。

技术介绍

[0002]金属氧化物半导体场效应晶体管(MOSFET)是下一代高效电力电子器件技术的核心器件。碳化硅MOSFET与高压硅IGBT器件相比，具有更高的带宽，更低的损耗以及更高的工作温度，基于此，碳化硅MOSFET受到了广泛关注。常规碳化硅MOSFET中栅极沟槽(gate trench)的栅氧厚度相同，特别是两个侧壁，因为在同一晶向，使得栅氧厚度的一致性更好。为了获得较高的导通电流能力，通常栅氧厚度相对较薄，但沟槽拐角位置易出现高电场，栅氧在经受高电场的情况下可靠性会降低，甚至直接击穿。如果单纯增加栅氧厚度，会大幅提高沟道的导通电阻，严重影响器件性能。
[0003]因此，有必要提供一种制备方法，根据该方法制备的MOS场效应晶体管的电流导通能力强，且栅极沟槽可靠性高。

技术实现思路

[0004]本专利技术旨在至少解决上述现有技术中存在的技术问题之一。为此，本专利技术提出沟槽型MOS场效应晶体管的制备方法，该方法工艺简单，成本低。根据该方法制得的沟槽型MOS场效应晶体管，由于影响电流导通能力的栅极沟槽及沟道结构未发生明显改变，因此沟道电阻不会增加，同时栅极沟槽结构的可靠性得到了提高。
[0005]本专利技术还提出一种电子设备。
[0006]根据本专利技术的一个方面，提出了沟槽型MOS场效应晶体管的制备方法，包括以下步骤：
[0007]S1：提供半导体衬底层，在所述半导体衬底层上依次形成N型半导体外延层、阱区和掺杂区；
[0008]S2：在所述掺杂区的中间区域的两侧分别刻蚀一个虚拟沟槽，使所述虚拟沟槽由所述掺杂区顶部延伸到所述N型半导体外延层，向所述虚拟沟槽的底部注入P型杂质，形成P+层；在所述掺杂区的中间区域刻蚀一个栅极沟槽，使所述栅极沟槽由所述掺杂区顶部延伸到所述N型半导体外延层；向所述虚拟沟槽的内部填充氧化物；此时，形成如下沟槽：一个所述栅极沟槽，所述栅极沟槽的两侧各形成一个所述虚拟沟槽；
[0009]S3：在所述掺杂区远离所述N型半导体外延层的一侧形成金属层。
[0010]根据本专利技术的一种优选的实施方式，至少具有以下有益效果：
[0011]本专利技术在栅极沟槽两侧各引入一个虚拟沟槽，用氧化物填充虚拟沟槽，并在虚拟沟槽的底部形成P+层，使得P+层中的P+和N型半导体外延层集中在虚拟沟槽的底部形成PN结，该底部PN结的存在对电场分布的改变幅度较大、较集中，从而能够更好地降低栅极沟槽拐角处的场强；同时填充在虚拟沟槽中的氧化物又相当于场板的作用，其与底部PN结结合
可屏蔽栅极沟槽附近的强电场，从而对栅极沟槽形成良好的保护，提供了栅氧的可靠性。因此，本专利技术中的沟槽型MOS场效应晶体管，无需增加栅氧的厚度，也可以保持影响电流导通能力的栅极沟槽和沟道结构不发生明显改变，从而使得沟道电阻不会增加，不会影响器件性能。另外，本专利技术由于只在虚拟沟槽的底部形成P+层，简化了工艺，降低了制备成本。
[0012]在本专利技术的一些实施方式中，所述半导体衬底层的制备原料包括碳化硅、硅中的任一种。
[0013]在本专利技术的一些优选的实施方式中，所述半导体衬底层的制备原料选自碳化硅。
[0014]在本专利技术的一些实施方式中，所述N型半导体外延层的制备原料选自N型碳化硅。
[0015]具体地，N型材料是电子导电，较P型的空穴导通电阻更低，因此选择N型碳化硅。
[0016]在本专利技术的一些实施方式中，所述N型半导体外延层承受的电压为650～1700V。
[0017]在本专利技术的一些实施方式中，所述N型半导体外延层的浓度为1
×
10
15
～1
×
10
17
cm
‑3，厚度＜20μm。
[0018]在本专利技术的一些实施方式中，步骤S1采用离子注入法在所述N型半导体外延层上方形成所述阱区。
[0019]在本专利技术的一些实施方式中，步骤S1通过在所述N型半导体外延层上方注入P型杂质而形成P阱区。
[0020]具体地，注入剂量、注入能量和次数根据需要安排，这里不做限定。
[0021]在本专利技术的一些实施方式中，所述P型杂质为铝、硼中的任一种。
[0022]在本专利技术的一些优选的实施方式中，所述P型杂质为铝，因为铝的激活率更高。
[0023]在本专利技术的一些实施方式中，所述阱区的深度为0.7～1.1μm。
[0024]在本专利技术的一些实施方式中，步骤S1在所述阱区上表面的中间区域形成N+区，在所述阱区上表面、所述N+区两侧的区域形成P+区，所述N+区和所述P+区构成所述掺杂区。
[0025]在本专利技术的一些实施方式中，步骤S1刻蚀所述阱区上表面的中间区域，向所述中间区域注入N型杂质，形成所述N+区；刻蚀所述阱区上表面、所述N+区两侧的区域，向所述区域注入P型杂质，形成所述P+区。
[0026]在本专利技术的一些实施方式中，所述N型杂质为氮、磷中的任一种。
[0027]在本专利技术的一些优选的实施方式中，所述N型杂质为氮。
[0028]在本专利技术的一些实施方式中，所述N+区的深度为0.3～0.6μm。
[0029]在本专利技术的一些实施方式中，所述P+区的深度介于所述N+区和所述阱区的深度之间。
[0030]在本专利技术的一些实施方式中，步骤S1制备所述掺杂区时，在所述刻蚀之前，均需沉积硬掩模，具体包括：在所述阱区的上表面的边缘区域(即中间区域两侧的部分)沉积第一硬掩模，刻蚀所述阱区上表面的中间区域，开好窗口，向所述窗口注入N型杂质，形成所述N+区(源极)；采用腐蚀工艺剥离所述第一硬掩模，在所述N+区上方沉积第二硬掩模，刻蚀所述阱区上表面、所述N+区两侧的区域，开好窗口，向所述窗口注入P型杂质，形成所述P+区。
[0031]具体地，沉积所述第一硬掩模是用于N型杂质注入的阻挡保护，沉积所述第二硬掩模是用于P型杂质注入的阻挡保护。
[0032]在本专利技术的一些实施方式中，所述硬掩模的沉积方法采用化学气相沉积法(CVD)。
[0033]在本专利技术的一些实施方式中，所述硬掩模的沉积方法采用低压化学气相沉积法
(LPCVD)、等离子体增强化学的气相沉积法(PECVD)中的任一种。
[0034]在本专利技术的一些优选的实施方式中，所述硬掩模的沉积方法采用低压化学气相沉积法。
[0035]在本专利技术的一些实施方式中，所述硬掩模的厚度为1.5～2μm。
[0036]在本专利技术的一些实施方式中，步骤S1中采用离子注入法对所述N型杂质和所述P型杂质进行注入。
[0037]在本专利技术的一些实施方式中，步骤S2在所述N+区的两侧分别刻蚀一个所述虚拟沟槽，使所述虚拟沟槽由所述掺杂区顶部延伸到所述N型半导体外延层，向所述虚拟沟槽的底部注入所述P型杂质，形成所述P+层；在所述N+区的中间区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.沟槽型MOS场效应晶体管的制备方法，其特征在于，包括以下步骤：S1：提供半导体衬底层，在所述半导体衬底层上依次形成N型半导体外延层、阱区和掺杂区；S2：在所述掺杂区的中间区域的两侧分别刻蚀一个虚拟沟槽，使所述虚拟沟槽由所述掺杂区顶部延伸到所述N型半导体外延层，向所述虚拟沟槽的底部注入P型杂质，形成P+层；在所述掺杂区的中间区域刻蚀一个栅极沟槽，使所述栅极沟槽由所述掺杂区顶部延伸到所述N型半导体外延层；向所述虚拟沟槽的内部填充氧化物；此时，形成如下沟槽：一个所述栅极沟槽，所述栅极沟槽的两侧各形成一个所述虚拟沟槽；S3：在所述掺杂区远离所述N型半导体外延层的一侧形成金属层。2.根据权利要求1所述的制备方法，其特征在于，步骤S2向所述虚拟沟槽的内部填充的所述氧化物为二氧化硅。3.根据权利要求1所述的制备方法，其特征在于，步骤S2还包括在所述栅极沟槽的侧壁和底部形成栅极氧化物层的步骤，具体包括：采用热氧化工艺生长所述栅极氧化物层；优选地，所述栅极氧化物层位二氧化硅层；优选地，步骤S2在形成所述栅极氧化物层后，还包括在所述栅极沟槽的内部淀积多晶硅层。4.根据权利要求1所述的制备方法，其特征在于，所述半导体衬底层的制备原料包括碳化硅、硅中的任一种；优选地，所述N型半导体外延层的制备原料选自N型碳化硅。5.根据权利要求1所述的制备方法，其特征在于，步骤S1采用离子注入法在所述N型半导体外延层上方形成所述阱区；优选地，步骤S1通过在所述N型半导体外延层上方注入P型杂质而形成P阱区；优选地，所述P型杂质为铝、硼中的...

【专利技术属性】
技术研发人员：张爱忠，
申请(专利权)人：深圳市至信微电子有限公司，
类型：发明
国别省市：