一种常关型P型氮化镓器件及其制作方法技术

本申请公开了一种常关型P型氮化镓器件及其制作方法。方法包括：提供一氮化镓器件半成品；在GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；通过湿法腐蚀部分去除第一钝化层，形成待生长区；在待生长区以外的区域形成第二ALGaN势垒层；通过湿法腐蚀去除待生长区的第一钝化层，使待生长区的第一ALGaN势垒层外露；在待生长区以外的区域形成第二钝化层；在待生长区上外延生长形成P型氮化镓层；P型氮化镓层为氮化镓器件的栅极；采用湿法腐蚀工艺，去除第二钝化层；在GaN沟道层上形成氮化镓器件的源极以及漏极，在P型氮化镓层上形成氮化镓器件的栅极。本方法可以提高产品的品质。本申请可广泛应用于半导体器件技术领域。本申请可广泛应用于半导体器件技术领域。本申请可广泛应用于半导体器件技术领域。

【技术实现步骤摘要】
一种常关型P型氮化镓器件及其制作方法


[0001]本申请涉及半导体器件
，尤其是一种常关型P型氮化镓器件及其制作方法。

技术介绍

[0002]相关技术在常关型P型氮化镓器件制作过程中，通常会采用外延生长的方式在ALGaN层上形成完全覆盖ALGaN层的P
‑
GaN层，然后通过干法蚀刻去除部分的P
‑
GaN层以形成器件栅极。但是，采用干法蚀刻容易对ALGaN层造成损伤导致导通电阻以及开关电压增大。因此，相关技术中仍存在需要解决的技术问题。

技术实现思路

[0003]本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。
[0004]为此，本申请实施例的一个目的在于提供一种常关型P型氮化镓器件及其制作方法，该方法可以提高产品的品质。
[0005]为了达到上述技术目的，本申请实施例所采取的技术方案包括：一种常关型P型氮化镓器件制作方法，包括提供一氮化镓器件半成品；所述半成品从下至上依次包括衬底、缓冲层以及GaN沟道层；在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区；在所述待生长区以外的区域形成第二ALGaN势垒层；采用湿法腐蚀工艺去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露；通CVD（化学气相淀积）和湿法腐蚀工艺在所述待生长区以外的区域形成第二钝化层；在所述待生长区上外延生长形成P型氮化镓层；所述P型氮化镓层的厚度小于等于所述第二ALGaN势垒层与所述第二钝化层的厚度之和；采用湿法腐蚀工艺，去除所述第二钝化层；在所述第二ALGaN势垒层上形成介质层以及在所述GaN沟道层上形成所述氮化镓器件的源极以及漏极，在所述P型氮化镓层上形成所述氮化镓器件的栅极。
[0006]另外，根据本专利技术中上述实施例的一种常关型P型氮化镓器件制作的方法，还可以有以下附加的技术特征：进一步地，本申请实施例中，所述在所述待生长区以外的区域形成第二钝化层这一步骤，具体包括：在所述待生长区以及所述第二ALGaN势垒层上形成第二钝化层；通过湿法腐蚀工艺去除所述待生长区上的部分第二钝化层。
[0007]进一步地，本申请实施例中，所述部分去除所述第一钝化层，形成待生长区，具体包括：采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区。
[0008]进一步地，本申请实施例中，所述第一ALGaN势垒层的厚度为5nm
‑
10nm。
[0009]进一步地，本申请实施例中，所述第二ALGaN势垒层的厚度为5nm
‑
10nm。
[0010]进一步地，本申请实施例中，所述P型氮化镓层的厚度为50nm
‑
100nm。
[0011]进一步地，本申请实施例中，所述去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露这一步骤，具体包括：采用湿法腐蚀工艺去除所述待生长区的第
一钝化层，使所述待生长区的第一ALGaN势垒层外露。所述在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层包括通过MOCVD外延生长工艺在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层。
[0012]进一步地，本申请实施例中，所述第一钝化层的厚度为4000
‑
9000埃米，所述第二钝化层的厚度为1000
‑
9000埃米。
[0013]另一方面，本申请实施例还提供一种常关型P型氮化镓器件，通过如
技术实现思路
中任一项所述一种常关型P型氮化镓器件制作方法制作得到。
[0014]本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：本申请可以在半成品上形成待生长区以及在待生长区以外的区域形成第二ALGaN势垒层以及第二钝化层，采用在待生长区上外延生长形成厚度小于第二ALGaN势垒层与第二钝化层的厚度之和的P型氮化镓层作为氮化镓器件的栅极；然后通过采用湿法腐蚀工艺，去除所述第二钝化层；本申请通过外延工艺在特定的待生长区形成栅极可以得到平整的器件的栅极，同时通过湿法腐蚀工艺去除钝化层，可以避免在去除钝化层时对钝化层以下的ALGaN势垒层造成损伤，影响器件品质，本申请可以提高器件的品质，节约成本。
附图说明
[0015]图1为相关技术中一种常关型P型氮化镓器件的结构示意图；图2为相关技术中一种常关型P型氮化镓器件制作流程的结构变化示意图；图3为相关技术中另一种常关型P型氮化镓器件制作流程的结构变化示意图；图4为本专利技术中一种具体实施例中一种常关型P型氮化镓器件制作方法的步骤示意图；图5为本专利技术中一种具体实施例中一种常关型P型氮化镓器件在制作时的结构变化示意图；图6为本专利技术中一种具体实施例中采用本专利技术工艺流出的650V GaN E
‑
Mode Wafer V
th
的分布图；图7为本专利技术中一种具体实施例中采用本专利技术工艺前后的V
th
对比图；图8为本专利技术中一种具体实施例中采用本专利技术工艺前后的Ron对比图。
具体实施方式
[0016]下面结合附图详细描述本专利技术的实施例对本专利技术实施例中的常关型P型氮化镓器件制作方法、系统、装置和存储介质的原理和过程作以下说明。
[0017]2DEG=二维电子气；CVD=化学气相沉积；MOCVD=金属氧化物化学气相沉积；首先结合附图说明相关技术中存在的缺陷。
[0018]图1为P
‑
GaN E
‑
MODE(增强型)HEMT的常规P型栅和凹槽P型栅的剖面示意图。在图1中，10为芯片的S极（源极）；9为芯片的G极（栅极）；8为P
‑
GaN；5为芯片的D极（漏极）；1为氮化镓芯片的衬底，一般为硅衬底或者Al2O3(蓝宝石)衬底；2为GaN Buffer层（缓冲层）；3为GaN
沟道层；6为AlGaN势垒层；4为3和6通过自发极化和压电极化的效应产生了导电沟道2DEG(二维电子气)；7为介质层，一般为通过CVD淀积Si3N4或者SiO2。S极和D极通过欧姆接触可以与二维电子气层连接，G极由于P
‑
GaN的引入使得栅下2DEG被耗尽，沟道的关闭，实现了器件的常关，在栅极加适当正向电压Vg（高于开启电压V
th
）的情况下沟道又会重新打开，实现器件的导通。
[0019]P
‑
GaN通常是在通过MOCVD外延生长，在生长GaN或ALGaN过程中引入Mg来作为P型杂质，然后通过500℃～800℃高温退火激活Mg，一般要实现栅下2DEG的耗尽激活后的空穴浓度一般为1e18～1e20 cm3。由于2DEG的电子浓度一般为5e12～1e13 cm2，浓度很高，沟道电阻很小，为了使得栅下的2DEG耗尽就需要足够厚的P
‑
GaN和Mg浓度，但Mg杂质在P
‑
GaN生长过程中会有反扩本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种常关型P型氮化镓器件制作方法，其特征在于，包括：提供一氮化镓器件半成品；所述半成品从下至上依次包括衬底、缓冲层以及GaN沟道层；在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区；在所述待生长区以外的区域形成第二ALGaN势垒层；采用湿法腐蚀工艺去除所述待生长区剩余的第一钝化层，使所述待生长区的第一ALGaN势垒层外露；采用CVD和湿法腐蚀工艺在所述待生长区以外的区域形成部分第二钝化层；在所述待生长区上外延生长形成P型氮化镓层；所述P型氮化镓层的厚度小于等于所述第二ALGaN势垒层与所述第二钝化层的厚度之和；采用湿法腐蚀工艺，去除所述部分第二钝化层；在所述第二ALGaN势垒层上形成介质层以及在所述GaN沟道层上形成所述氮化镓器件的源极以及漏极，在所述P型氮化镓层上形成所述氮化镓器件的栅极。2.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述在所述待生长区以外的区域形成第二钝化层这一步骤，具体包括：在所述待生长区以及所述第二ALGaN势垒层上形成第二钝化层；通过湿法腐蚀工艺去除所述待生长区上的部分第二钝化层。3.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述第一ALGaN势垒层的厚度为5nm
‑
10nm。4.根据权利要求1所述一...

【专利技术属性】
技术研发人员：杨彪，张爱忠，
申请(专利权)人：深圳市至信微电子有限公司，
类型：发明
国别省市：