【技术实现步骤摘要】
半导体存储装置及半导体存储装置的制造方法
[0001]本申请享受以日本特许申请2021
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201619号(申请日：2021年12月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0002]本专利技术的实施方式涉及半导体存储装置以及半导体存储装置的制造方法。
技术介绍
[0003]在三维非易失性存储器中，例如在层叠多个导电层而形成的层叠体中以三维的方式配置存储单元。另外，通过将这些多个导电层加工为阶梯状，并分别连接接触部，能够将多个导电层电引出。
技术实现思路
[0004]本专利技术要解决的课题在于，提供能够降低与多个导电层连接的接触部的接触电阻的半导体存储装置以及半导体存储装置的制造方法。
[0005]实施方式的半导体存储装置具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延伸，在与所述多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于所述阶梯部，与所述多个第1导电层中的一个第1导电层连接，所述接触部具有从所述阶梯部的上方向所述一个第1导电层延伸且与所述一个第1导电层一体化了的第2导电层。2.根据权利要求1所述的半导体存储装置，还具备：第2绝缘层，其至少将所述阶梯部覆盖到所述层叠体的最上层的高度；和第1层，其沿着所述阶梯部的形状配置在所述第2绝缘层中，种类与所述第2绝缘层不同，所述接触部具有将所述第2导电层的侧壁覆盖且至少延伸到所述第1层的下方位置的衬里层。3.根据权利要求2所述的半导体存储装置，所述衬里层为相对于所述第1层具有干法蚀刻的选择性的层。4.根据权利要求3所述的半导体存储装置，所述衬里层为与所述第2绝缘层相同种类的第4绝缘层。5.根据权利要求2所述的半导体存储装置，所述衬里层为相对于所述第2绝缘层具有湿法蚀刻的选择性的层。6.根据权利要求5所述的半导体存储装置，所述衬里层为包含金属的第3导电层。7.根据权利要求2所述的半导体存储装置，所述接触部具有介于所述第2导电层与所述衬里层之间且在所述第2绝缘层内沿着所述层叠方向延伸的含金属绝缘层，所述含金属绝缘层将所述第1层的下方的所述第2绝缘层贯通。8.根据权利要求7所述的半导体存储装置，所述含金属绝缘层从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。9.根据权利要求8所述的半导体存储装置，所述接触部具有介于所述第2导电层与所述含金属绝缘层之间且在所述第2绝缘层内沿着所述层叠方向延伸的第4导电层，所述第4导电层将所述第1层的下方的所述第2绝缘层贯通。10.根据权利要求9所述的半导体存储装置，所述第4导电层在所述含金属绝缘层的内侧从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。11.一种半导体存储装置的制造方法，包括：形成第1层叠体，所述第1层叠体通过将多个牺牲层和多个第1绝缘层一层一层地交替
层叠而形成，包括所述多个牺牲层被加工为阶梯状的阶梯部；形成具有半导体层和存储层的柱，所述半导体层在从所述阶梯部在与所述第1层叠体的层叠方向交叉的第1方向上分离的所述第1层叠体内沿着所述层叠方向延伸，所述存储层将所述半导体层的侧壁覆盖；形成多个接触孔，所述多个接触孔配置于所述阶梯部，分别到达所述多个牺牲层；经由所述多个接触孔除去所述多个牺牲层，形成具有分别配置在所述多个第1绝缘层之间的多个间隙层的第2层叠体；用导电材料经由所述多个接触孔对所述多个间隙层和所述多个接触孔进行填充，形成将多个第1导电层和所述多个第1绝缘层一层一层地交替层叠而形成的第3层叠体，并且，形成分别与所述多个第1导电层连接的多个接触部。12.根据权利要求11所述的半导体存储装置的制造...
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