半导体存储装置及半导体存储装置的制造方法制造方法及图纸

实施方式提供能够降低与多个导电层连接的接触部的接触电阻的半导体存储装置以及半导体存储装置的制造方法。实施方式的半导体存储装置具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括多个第1导电层被加工为阶梯状的阶梯部；柱，其在从阶梯部在与层叠体的层叠方向交叉的第1方向上分离的层叠体内沿着层叠方向延伸，在与多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于阶梯部，与多个第1导电层中的一个第1导电层连接，接触部具有从阶梯部的上方向一个第1导电层延伸且与一个第1导电层一体化了的第2导电层。第1导电层一体化了的第2导电层。第1导电层一体化了的第2导电层。

【技术实现步骤摘要】
半导体存储装置及半导体存储装置的制造方法
[0001]本申请享受以日本特许申请2021
‑
201619号(申请日：2021年12月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及半导体存储装置以及半导体存储装置的制造方法。

技术介绍

[0003]在三维非易失性存储器中，例如在层叠多个导电层而形成的层叠体中以三维的方式配置存储单元。另外，通过将这些多个导电层加工为阶梯状，并分别连接接触部，能够将多个导电层电引出。

技术实现思路

[0004]本专利技术要解决的课题在于，提供能够降低与多个导电层连接的接触部的接触电阻的半导体存储装置以及半导体存储装置的制造方法。
[0005]实施方式的半导体存储装置具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延伸，在与所述多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于所述阶梯部，与所述多个第1导电层中的一个连接，所述接触部具有从所述阶梯部的上方向所述一个第1导电层延伸且与所述一个第1导电层一体化了的第2导电层。
附图说明
[0006]图1A～图1E是表示实施方式涉及的半导体存储装置的结构的一个例子的剖视图。
[0007]图2A～图2C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0008]图3A～图3C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0009]图4A～图4C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0010]图5A～图5C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0011]图6A～图6D是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0012]图7Aa～图7Bc是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0013]图8A～图8D是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0014]图9A～图9H是依次例示实施方式的变形例涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
[0015]标号说明
[0016]1半导体存储装置；22导电层；23、56衬里层；51、51a、NL、STPn绝缘层；BLK阻挡层；BM势垒金属层；CC、CCm接触部；CN沟道层；CR芯层；HL接触孔；LM、LMg、LMs层叠体；ME存储层；OL绝缘层；PL柱；SGD、SGS选择栅极线；SL源极线；STD、STS选择栅极；WL字线。
具体实施方式
[0017]以下，参照附图，对本专利技术进行详细的说明。此外，并不是通过下述的实施方式限定本专利技术。另外，下述实施方式中的构成要素包括本领域技术人员能够容易地想到的构成要素或者实质上相同的构成要素。
[0018](半导体存储装置的结构例)
[0019]图1A～图1E是表示实施方式涉及的半导体存储装置1的结构的一个例子的剖视图。图1A是包括半导体存储装置1的存储区域MR和阶梯区域SR的沿着X方向的剖视图。图1B是包括半导体存储装置1的存储区域MR的沿着Y方向的剖视图。
[0020]图1C和图1D是半导体存储装置1的柱PL的一部分放大剖视图，图1C是选择栅极线SGD、SGS的高度位置处的柱PL的放大图，图1D是任意字线WL的高度位置处的柱PL的放大图。
[0021]图1E是半导体存储装置1的阶梯部SP中的沿着X方向的一部分放大剖视图。
[0022]此外，在本说明书中，X方向和Y方向都是沿着后述的字线WL的面的方向的方向，X方向和Y方向相互正交。另外，有时将后述的字线WL的电引出方向称为第1方向，该第1方向是沿着X方向的方向。另外，有时将与第1方向交叉的方向称为第2方向，该第2方向是沿着Y方向的方向。但是，半导体存储装置1可能包含制造误差，因此，第1方向和第2方向不一定正交。
[0023]如图1A和图1B所示，半导体存储装置1具备源极线SL、层叠体LM、绝缘层51～53、插塞CH、V0、位线BL以及上层布线MX。此外，在本说明书中，将相当于源极侧的朝向源极线SL的方向作为半导体存储装置1的下方向，将相当于漏极侧的朝向位线BL的方向作为半导体存储装置1的上方向。
[0024]源极线SL例如为导电性的多晶硅层等。或者，源极线SL例如也可以是硅基板等的半导体基板的一部分。在该情况下，源极线SL可以是在半导体基板的表层扩散了掺杂剂的导电性层。
[0025]在源极线SL上配置有层叠体LM。在层叠体LM上，例如作为氧化硅层等的绝缘层52～54按该顺序来层叠。
[0026]层叠体LM具有多条字线WL以及选择栅极线SGD、SGS和多个绝缘层OL一层一层地交替层叠而成的结构。在最上层的字线WL的更上层配置有一条以上的选择栅极线SGD，在最下层的字线WL的更下层配置有一条以上的选择栅极线SGS。
[0027]作为多个第1导电层的字线WL和作为多个导电层的选择栅极线SGD、SGS例如为钨层或者钼层等。作为多个第1绝缘层的绝缘层OL例如为氧化硅层等。
[0028]此外，在图1A和图1B的例子中，层叠体LM包括8条字线WL。另外，层叠体LM包括选择栅极线SGD、SGS各一条。但是，字线WL和选择栅极线SGD、SGS的层数与图1A和图1B的例子无关而是任意的。
[0029]层叠体LM具有配置有多个柱PL的存储区域MR、和包括多条字线WL等被加工为了阶梯状的阶梯部SP的阶梯区域SR。
[0030]从层叠体LM的层叠方向观察，多个柱PL例如具有圆形、椭圆形、或者小金币形(卵形)的剖面形状，呈交错状分散地配置于存储区域MR。
[0031]各个柱PL将层叠体LM贯通而到达源极线SL。另外，柱PL从柱PL的外周侧起依次具有存储层ME和沟道层CN。沟道层CN也配置于柱PL的底面。在沟道层CN的内侧填充有芯层CR。在沟道层CN上的绝缘层52中配置有盖层(cap layer)CP。
[0032]如图1C和图1D所示，存储层ME具有从柱PL的外周侧起依次层叠了阻挡绝缘层BK、电荷蓄积层CT以及隧道绝缘层TN的层叠构造。如上述那样，柱PL例如具有圆形等的剖面形状，在X方向或者Y方向等的任意剖面中观察都具有大致相同的形状。因此，在图1C和图1D中没有示出剖面方向。
[0033]阻挡绝缘层BK、隧道绝缘层TN以及芯层CR例如为氧化硅层等。电荷蓄积层CT例如为氮化硅层等。沟道层CN和盖层CP为多晶硅层或者无定形硅层等的半导体层。
[0034]通过这样的层构造，沟道层CN的下端部与源极线SL电连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延伸，在与所述多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于所述阶梯部，与所述多个第1导电层中的一个第1导电层连接，所述接触部具有从所述阶梯部的上方向所述一个第1导电层延伸且与所述一个第1导电层一体化了的第2导电层。2.根据权利要求1所述的半导体存储装置，还具备：第2绝缘层，其至少将所述阶梯部覆盖到所述层叠体的最上层的高度；和第1层，其沿着所述阶梯部的形状配置在所述第2绝缘层中，种类与所述第2绝缘层不同，所述接触部具有将所述第2导电层的侧壁覆盖且至少延伸到所述第1层的下方位置的衬里层。3.根据权利要求2所述的半导体存储装置，所述衬里层为相对于所述第1层具有干法蚀刻的选择性的层。4.根据权利要求3所述的半导体存储装置，所述衬里层为与所述第2绝缘层相同种类的第4绝缘层。5.根据权利要求2所述的半导体存储装置，所述衬里层为相对于所述第2绝缘层具有湿法蚀刻的选择性的层。6.根据权利要求5所述的半导体存储装置，所述衬里层为包含金属的第3导电层。7.根据权利要求2所述的半导体存储装置，所述接触部具有介于所述第2导电层与所述衬里层之间且在所述第2绝缘层内沿着所述层叠方向延伸的含金属绝缘层，所述含金属绝缘层将所述第1层的下方的所述第2绝缘层贯通。8.根据权利要求7所述的半导体存储装置，所述含金属绝缘层从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。9.根据权利要求8所述的半导体存储装置，所述接触部具有介于所述第2导电层与所述含金属绝缘层之间且在所述第2绝缘层内沿着所述层叠方向延伸的第4导电层，所述第4导电层将所述第1层的下方的所述第2绝缘层贯通。10.根据权利要求9所述的半导体存储装置，所述第4导电层在所述含金属绝缘层的内侧从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。11.一种半导体存储装置的制造方法，包括：形成第1层叠体，所述第1层叠体通过将多个牺牲层和多个第1绝缘层一层一层地交替
层叠而形成，包括所述多个牺牲层被加工为阶梯状的阶梯部；形成具有半导体层和存储层的柱，所述半导体层在从所述阶梯部在与所述第1层叠体的层叠方向交叉的第1方向上分离的所述第1层叠体内沿着所述层叠方向延伸，所述存储层将所述半导体层的侧壁覆盖；形成多个接触孔，所述多个接触孔配置于所述阶梯部，分别到达所述多个牺牲层；经由所述多个接触孔除去所述多个牺牲层，形成具有分别配置在所述多个第1绝缘层之间的多个间隙层的第2层叠体；用导电材料经由所述多个接触孔对所述多个间隙层和所述多个接触孔进行填充，形成将多个第1导电层和所述多个第1绝缘层一层一层地交替层叠而形成的第3层叠体，并且，形成分别与所述多个第1导电层连接的多个接触部。12.根据权利要求11所述的半导体存储装置的制造...

【专利技术属性】
技术研发人员：下村将史，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：