光敏复合介质栅ＭＯＳＦＥＴ探测器的设置方法，每个单元探测器的构成是：在基底Ｐ型半导体材料上方的两侧设有Ｎ型半导体区构成源极和漏极，基底正上方的分别设有二层绝缘介质材料和控制栅极，二层绝缘介质材料之间设有光电子存储层；与控制栅极接触的第二绝缘介质是是阻止光电子存储层中存储的电荷流失到栅极的材料，源漏极在搜集光电子和储存光电子到光电子储存层时均为悬空结构；第一绝缘介质即底层介质，采用氧化硅、Ｓｉ０Ｎ或其它高介电常数介质；第二绝缘介质层的材料即顶层介质，采用氧化硅／氮化硅／氧化硅、氧化硅、氧化铝或其它高介电常数介质材料；且基底层或栅极面至少有一处为对探测器探测波长透明或半透明的窗口。
【技术实现步骤摘要】
本专利技术涉及成像探测器件，尤其是红外、可见光波段至紫外波段的成像探测器件的结构、工作机制、设置和操作方法。
技术介绍
目前发展的成像探测器件主要是CXD和CMOS-APS，CXD器件基本工作原理与金属_氧化物_硅(MOS)电容的物理机理相关，CXD的基本组成单元是MOS电容器，其工作过 程主要是信号电荷的产生、存储、转移和检测。CCD是以电荷包的形式对信号进行存储、转 移的器件，它突出的特点是以电荷为信号，而不同于其它以电流或电压为信号的器件。CCD 工作时，由时钟脉冲电压来产生和控制半导体势阱的变化，进而实现电荷的存储和转移。 CM0S-APS，如中国专利 CN1774814 等。典型的可见光波段成像器件CXD规格和像素大小□ 最大规格 IOk χ IOk(DALSA)□ 最小像素2. 4微米(e2V)无法缩小□ 井深 IOOOe-/ μ τα典型CMOS-APS像素规格(CM0S-APS成像像素单元具有四大功能，光电子搜集与存 储、放大、复位、选址)□ 最大规格 4k χ 4k (0. 18 微米工艺，Raytheon etc.)□ 最小像素2. 8微米(0. 25微米工艺，Panasonic)很难缩小□ 井深3OOOe-/微米μ m2 (Micron 18微米xl8微米像素)CCD与CMOS-APS两者的综合比较如下表CCDCMOS—APS漏电流非常好< lnA/cm2 不好> 50nA/cm2~占空比(Fill Factor)非常好 100% 不好< 60%工艺要求与iFS成品率成品率低成品率高与CMOS工艺的兼容度不兼容MWCCD和CMOS-APS的局限性CCD和CMOS-APS是当今从科学仪器到家用影像设备中 广泛应用的成像元件，但现有的两种成像元件都有其不可克服的缺点。CCD本质上是相互平 行的可以定向传输电荷的大量相互串联的MOS电容，其局限性表现在1)成像速度难以提高(XD成像过程中需要物理性地移动电荷，因此，其成像速度难以提高。2)成品率低由于其相互串联的MOS电容架构和传输电荷的需要，在同一行串联的C⑶像素中，任何一个MOS电容失效或不能正常工作都会影响电荷在该电容的正常传输， 从而导致该行CCD像素中排在该电容之后的像素不能正常工作。通常表现为黑条、白条或 暗条。因此，其对工艺控制要求极高，所以成品率通常较低、生产成本高。3)像素很难进一步缩小为了维持在电荷传输中的信噪比不变，CXD单元像素的 缩小要求减薄Oxide-Nitride(ON)厚度，而ON的可靠性要求却不变，所以CXD像素的进一 步变小有相当的难度。除此之外，边缘电场也限制了 CCD像素的进一步缩小。以上所述的局限性是本质上的问题，很难从根本上解决。制造CXD的工艺因素的 影响非常大。CCD是在硅集成电路上制作而成的，其工艺基本组成包括清洗、氧化、扩散、光 亥IJ、刻蚀、离子注入、LPCVD、等离子生长和中测单项工艺，C⑶的制造就是将这些单项工艺以 不同数目和次序加以组合而成。氧化、光刻、离子注入。氧化是CCD制造中的关键工艺之 一，氧化生成的SiO2膜在CXD中有着重要的作用，⑴作为C⑶的保护和钝化膜。2)作为 C⑶中栅氧的电介质。3)作为多晶硅薄膜之间的隔离层，SiO2能防止上层多晶硅和下层多 晶硅间短路，氧化物要求无针孔和空隙。在CCD制造中，较多采用干氧-湿氧-干氧结合的 氧化方式。C⑶制造中，栅极介质层由SiO2层及其上再生长的一层氮化硅膜共同构成，这 是因为氮化硅(Si3N4)介电常数大约是二氧化硅的两倍，但是由于氮化硅的热膨胀系数大 约是硅的两倍，造成氮化硅和硅之间的接触不好，而SiO2与Si的膨胀系数接近，所以形成 Si-SiO2-Si3N4作为栅介质层。现在国内外在研究MOS管的介质层时，用高介电常数栅介质 层来替代SiO2层。研究的栅介质层有JIIA族和IIIB族的金属氧化物，主要包括A1203、Y203、 La2O3等；VI B族金属氧化物主要有HfO2、ZrO2、TiO2等；堆垛结构如Hf02/Si02、Zr02/Si02等。与CXD不同，CMOS-APS的每个像素都是相互独立的，在整个信号传输过程中不需 要物理性的移动电荷，因此从本质上克服了 CXD的弱点，但是CMOS-APS的每个像素都包含 1个光敏二极管和三个以上的晶体管。该架构会导致以下的问题i)暗电流噪声高由于CMOS-APS采用二极管作为光敏器件，其暗电流比CCD要高 差不多两个量级。ii)有效量子效率难以提高和CXD不同，CMOS-APS除了光敏二极管外，还包含至 少三个晶体管，占空比小于60%。理想的成像器件应该是(XD的像素+CMOS-APS的阵列架构，这也是本专利技术的专利技术 目的。现有浮栅存储器件结构是在常规的MOS结构的控制栅和沟道之间加入一层栅，这层 栅被致密的氧化物所包围，没有跟外界相连，所以叫浮栅。在浮栅上设有控制栅，参考中国 专利CN1156337等。浮栅存储器是利用电子的隧道效应，在一定的电场下，电子被注入到致 密的氧化层中的浮栅内。浮栅存储器的发展包括采用Ge纳米晶嵌入高k介质中既可以提 高器件的可靠性又可以降低写入电压和提高存储速度。也有用于非挥发存储器的含有Ge 纳米晶MIS结构的电荷存储特性。MIS结构由电子束蒸发的方法制备，包括A1203控制栅， A1203中Ge纳米晶和A1203隧道氧化层。这种MIS结构在IMHz下的C-V特性表现出良好 的电学性能，平带电压漂移为0.96V，电荷存储密度达到4. 17X1012cm-2。不同频率下Ge 纳米晶在A1203介质中电荷存储特性随着频率的增加，平带电压的漂移和存储的电荷数减 小(《功能材料与器件学报》2007年02期。
技术实现思路
本专利技术目的是提出一种新型探测器结构和设置方法，尤其是光敏复合介质栅 MOSFET成像探测器(包括红外至紫外波段)。光敏复合介质栅MOSFET探测器的设置方法，每个单元探测器的构成是在基底P 型半导体材料上方的两侧设有N型半导体区构成源极和漏极，基底正上方的分别设有二层 绝缘介质材料和控制栅极，二层绝缘介质材料之间设有光电子存储层，所述光电子存储层 是多晶硅、Si3N4、InGaNl、金属膜或其它电子导体或半导体；控制栅极是多晶硅、金属或透明 导电电极；与控制栅极接触的第二绝缘介质是是阻止光电子存储层中存储的电荷流失到栅 极的材料，第二绝缘介质是宽带半导体；基底P型半导体材料接触的第一绝缘介质层在栅 极低压下，有效隔离源极和漏极之间沟道和光电子存储层，在栅极高压下或光子能量较高 时，把所述沟道中电子扫入光电子存储层；源漏极在搜集光电子和储存光电子到光电子储 存层时均为悬空结构；第一绝缘介质即底层介质，采用氧化硅、SiON或其它high-k(高介电 常数)介质；第二绝缘介质层的材料即顶层介质，采用氧化硅/氮化硅/氧化硅、氧化硅/ 氧化铝/氧化硅、氧化硅、氧化铝或其它高介电常数介质材料；栅极与衬底的电压差要足够大时使得沟道中搜集的光电子能通过遂穿进入光电 子存储层，且基底层或栅极面至少有一处为对探测器探测波长透明或半透明的窗口。本发 明是一个类似浮栅存储器的结构。第一绝缘介质即底层介质，氧化硅l-10nm本文档来自技高网...
【技术保护点】
光敏复合介质栅ＭＯＳＦＥＴ探测器的设置方法，其特征是每个单元探测器的构成是：在基底Ｐ型半导体材料上方的两侧设有Ｎ型半导体区构成源极和漏极，基底正上方的分别设有二层绝缘介质材料和控制栅极，二层绝缘介质材料之间设有光电子存储层，所述光电子存储层是多晶硅、Ｓｉ↓［３］Ｎ↓［４］、ＩｎＧａＮ１、金属膜或其它电子导体或半导体；控制栅极是多晶硅、金属或透明导电电极；与控制栅极接触的第二绝缘介质是是阻止光电子存储层中存储的电荷流失到栅极的材料，第二绝缘介质是宽带半导体；基底Ｐ型半导体材料接触的第一绝缘介质层在栅极低压下，有效隔离源极和漏极之间沟道和光电子存储层，在栅极高压下或光子能量较高时，把所述沟道中电子扫入光电子存储层；源漏极在搜集光电子和储存光电子到光电子储存层时均为悬空结构；第一绝缘介质即底层介质，采用氧化硅、ＳｉＯＮ或其它高介电常数介质；第二绝缘介质层的材料即顶层介质，采用氧化硅／氮化硅／氧化硅、氧化硅／氧化铝／氧化硅、氧化硅、氧化铝或其它高介电常数介质材料；栅极与衬底的电压差要足够大时使得沟道中搜集的光电子能通过遂穿进入光电子存储层，且基底层或栅极面至少有一处为对探测器探测波长透明或半透明的窗口。...
【技术特征摘要】
【专利技术属性】
技术研发人员：阎锋，张荣，施毅，
申请(专利权)人：南京大学，阎锋，
类型：发明
国别省市：84[中国|南京]
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