一种高精度延迟时钟校准电路及芯片制造技术

本发明专利技术公开了一种高精度延迟时钟校准电路及芯片。该延迟时钟校准电路包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元。其中，外部原始时钟信号和延迟时钟信号输入端口分别与脉冲扩展单元的两个输入端连接，脉冲扩展单元的输出端与延迟时间检测单元的输入端连接；脉冲扩展单元和延迟时间检测单元的控制端分别与校准状态机逻辑单元的控制端连接，校准状态机逻辑单元的另一个控制端与外部延迟时钟电路连接。该延迟时钟校准电路能够实现对待校准延迟时钟的实时测量和校准，从而使数字电路系统中的延迟时钟信号能够在受到外界环境影响，例如温度变化或电源电压变化的情况下，不会发生延迟时间的漂移。不会发生延迟时间的漂移。不会发生延迟时间的漂移。

【技术实现步骤摘要】
一种高精度延迟时钟校准电路及芯片


[0001]本专利技术涉及一种高精度延迟时钟校准电路，同时也涉及包括该延迟时钟校准电路的集成电路芯片，属于集成电路


技术介绍

[0002]在数字通信系统中，时钟同步的作用是使数字通信网中所有交换设备和传输设备的时钟频率都控制在预定的容限范围之内，从而使通过网内各节点设备的数字流实现正确、有效的传递与交换。延迟时钟是指频率相同的两个或多个时钟信号之间，在相位上依次保持某一相等的延迟时间。通常，在集成电路中对时钟信号精度的要求非常高，用以确保通信系统的高质量通讯以及工控系统的高精度PWM(脉宽调制)驱动等。
[0003]当延迟时钟信号受到外界环境的影响，例如温度变化或电源电压变化时，其延迟时间会发生漂移，因此，需要延迟时钟校准电路对其进行延迟时间的实时校准。
[0004]在现有技术中，通常时钟校准是通过RTC(实时时钟)进行校准，需要统计电路输出的系统时钟周期数，计算实时时钟的校准参数，并将获得的校准参数发送给校准处理电路进行校准。采用RTC进行时钟校准，由于计算电路的工作频率低，因此存在校准时间长、校准精度低等问题。
[0005]在授权公告号为CN 106612111B的中国专利技术专利中，公开了一种高精度延迟时钟校准的系统及方法。该高精度延迟时钟校准系统包括与非门、与门、延时芯片、多路选择器和处理模块；所述与门的输出端通过延时芯片与多路选择器的输入端电性连接，所述处理模块的延时控制端与延时芯片电性连接，所述处理模块的选择控制端与多路选择器电性连接，所述处理模块的控制开关端与与非门的输入端电性连接，所述与非门的输出端与与门的输入端电性连接。该高精度延迟时钟校准系统采用脉冲振荡计数方法实现脉宽测量，然后进行延时计算，最后调整延时芯片达到延时校准的目的，其可以实时的进行校准，排除了温度及其他外界对延时芯片的影响，从而实现高精度测量的效果。

技术实现思路

[0006]本专利技术所要解决的首要技术问题在于提供一种高精度延迟时钟校准电路。
[0007]本专利技术所要解决的另一技术问题在于提供一种包括该延迟时钟校准电路的集成电路芯片。
[0008]为了实现上述目的，本专利技术采用下述的技术方案：
[0009]根据本专利技术实施例的第一方面，提供一种高精度延迟时钟校准电路，包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元；其中，
[0010]所述脉冲扩展单元用于根据延迟时钟信号及其原始时钟信号生成扩展脉冲信号，输出至所述延迟时间检测单元；
[0011]所述延迟时间检测单元用于检测所述扩展脉冲信号的宽度，并将检测结果输出至所述校准状态机逻辑单元；
[0012]所述校准状态机逻辑单元用于根据检测结果实时校准所述延迟时钟信号。
[0013]其中较优地，所述脉冲扩展单元由第一寄存器RS1、第二寄存器RS2、第一反相器INV1、第二反相器INV2和第一或门OR1组成；其中，
[0014]所述原始时钟信号输入端与第一寄存器RS1的时钟端连接，所述延迟时钟信号输入端与第二寄存器RS2的时钟端连接；第一寄存器RS1的输入端与第一反相器INV1的输入端连接，第一反相器INV1的输出端与第一寄存器RS1的输出端连接，同时，第一寄存器RS1的输出端与第一或门OR1的第一输入端连接；第二寄存器RS2的输入端与第二反相器INV2的输入端连接，第二反相器INV2的输出端与第二寄存器RS2的输出端连接，同时，第二寄存器RS2的输出端与第一或门OR1的第二输入端连接，第一或门OR1的输出端与所述脉冲扩展单元的输出端连接。
[0015]其中较优地，所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
[0016]Δt＝T1
‑
T
[0017]其中，T为原始时钟信号和延迟时钟信号的周期。
[0018]其中较优地，所述脉冲扩展单元由第三寄存器RS3、第四寄存器RS4、第一比较器Comp1、第一计数器Coun1和第二或门OR2组成；其中，
[0019]所述原始时钟信号输入端与第三寄存器(RS3)的时钟端及第一计数器Coun1的输入端连接，第一计数器Coun1的输出端与第一比较器Comp1的第二输入端连接，系统给定值信号输入端与第一比较器Comp1的第一输入端连接，第一比较器Comp1的输出端与第三寄存器RS3的输入端连接，第三寄存器RS3的输出端与第二或门OR2的第一输入端及第四寄存器RS4的输入端连接；所述延迟时钟信号输入端与第四寄存器RS4的时钟端连接，第四寄存器RS4的输出端与第二或门OR2的第二输入端连接，第二或门OR2的输出端与所述脉冲扩展单元的输出端连接。
[0020]其中较优地，所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
[0021]Δt＝T1
‑
n*T
[0022]其中，T为原始时钟信号和延迟时钟信号的周期；n为系统给定值，且n为大于1的正整数。
[0023]其中较优地，所述延迟时间检测单元由第五寄存器RS5、第六寄存器RS6、第三反相器INV3、第一门控时钟GCK1、第二门控时钟GCK2、第二计数器Coun2、第三计数器Coun3和第二比较器Comp2构成；其中，
[0024]所述扩展脉冲信号输入端一方面与第五寄存器RS5的时钟端连接，另一方面通过第三反相器INV3与第六寄存器RS6的时钟端连接；第一系统时钟信号输入端与第一门控时钟GCK1的时钟端连接，第二系统时钟信号输入端与第二门控时钟GCK2的时钟端连接；第五寄存器RS5的输入端与电源高电平端连接，第五寄存器RS5的输出端与第一门控时钟GCK1的使能端连接，第一门控时钟GCK1的输出端与第二计数器Coun2的输入端连接，第二计数器Coun2的输出端与第二比较器Comp2的第一输入端及所述延迟时间检测单元的第一输出端连接；第六寄存器RS6的输入端与电源高电平端连接，第六寄存器RS6的输出端与第二门控时钟GCK2的使能端连接，第二门控时钟GCK2的输出端与第三计数器Coun3的输入端连接，第
三计数器Coun3的输出端与第二比较器Comp2的第二输入端连接；第二比较器Comp2的输出端分别与第五寄存器RS5和第六寄存器RS6的复位端以及所述延迟时间检测单元的第二输出端连接。
[0025]其中较优地，在所述延迟时间检测单元中，增加第一格雷码计数器Gray1和第二格雷码计数器Gray2；其中，第一格雷码计数器Gray1连接于所述第二计数器Coun2之后，第二格雷码计数器Gray2连接于所述第三计数器Coun3之后，用于提高检测结果的可靠性。
[0026]其中较优地，所述延迟时间检测单元所检测的所述扩展脉冲信号宽度T1满足如下公式：
[0027]T1＝m(T01
‑
T02)
[0028]其中，T01为第一系统时钟信号的周期；T02为第二系统时钟信号的周期；m为第二计数器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高精度延迟时钟校准电路，其特征在于包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元；其中，所述脉冲扩展单元用于根据延迟时钟信号及其原始时钟信号生成扩展脉冲信号，输出至所述延迟时间检测单元；所述延迟时间检测单元用于检测所述扩展脉冲信号的宽度，并将检测结果输出至所述校准状态机逻辑单元；所述校准状态机逻辑单元用于根据检测结果实时校准所述延迟时钟信号。2.如权利要求1所述的高精度延迟时钟校准电路，其特征在于：所述脉冲扩展单元由第一寄存器(RS1)、第二寄存器(RS2)、第一反相器(INV1)、第二反相器(INV2)和第一或门(OR1)组成；其中，所述原始时钟信号输入端与第一寄存器(RS1)的时钟端连接，所述延迟时钟信号输入端与第二寄存器(RS2)的时钟端连接；第一寄存器(RS1)的输入端与第一反相器(INV1)的输入端连接，第一反相器(INV1)的输出端与第一寄存器(RS1)的输出端连接，同时，第一寄存器(RS1)的输出端与第一或门(OR1)的第一输入端连接；第二寄存器(RS2)的输入端与第二反相器(INV2)的输入端连接，第二反相器(INV2)的输出端与第二寄存器(RS2)的输出端连接，同时，第二寄存器(RS2)的输出端与第一或门(OR1)的第二输入端连接，第一或门(OR1)的输出端与所述脉冲扩展单元的输出端连接。3.如权利要求2所述的高精度延迟时钟校准电路，其特征在于：所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：Δt＝T1
‑
T其中，T为原始时钟信号和延迟时钟信号的周期。4.如权利要求1所述的高精度延迟时钟校准电路，其特征在于：所述脉冲扩展单元由第三寄存器(RS3)、第四寄存器(RS4)、第一比较器(Comp1)、第一计数器(Coun1)和第二或门(OR2)组成；其中，所述原始时钟信号输入端与第三寄存器(RS3)的时钟端及第一计数器(Coun1)的输入端连接，第一计数器(Coun1)的输出端与第一比较器(Comp1)的第二输入端连接，系统给定值信号输入端与第一比较器(Comp1)的第一输入端连接，第一比较器(Comp1)的输出端与第三寄存器(RS3)的输入端连接，第三寄存器(RS3)的输出端与第二或门(OR2)的第一输入端及第四寄存器(RS4)的输入端连接；所述延迟时钟信号输入端与第四寄存器(RS4)的时钟端连接，第四寄存器(RS4)的输出端与第二或门(OR2)的第二输入端连接，第二或门(OR2)的输出端与所述脉冲扩展单元的输出端连接。5.如权利要求4所述的高精度延迟时钟校准电路，其特征在于：所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：Δt＝T1
‑
n*T其中...

【专利技术属性】
技术研发人员：刘帅，何代明，
申请(专利权)人：天津兆讯电子技术有限公司，
类型：发明
国别省市：