一种脉冲信号宽度检测电路及芯片制造技术

本发明专利技术公开了一种脉冲信号宽度检测电路及芯片。该脉冲信号宽度检测电路包括整数宽度捕获单元、精度宽度捕获单元和运算单元。其中，待测脉冲信号的输入端及时钟信号的输入端分别与整数宽度捕获单元和精度宽度捕获单元连接，整数宽度捕获单元和精度宽度捕获单元的输出端分别与运算单元连接。该脉冲信号宽度检测电路通过采用延迟时钟信号形成多个采样逻辑模块，以及采用逻辑电路进行边沿提取的技术方案，实现了对待测脉冲信号的快速捕获和高精度的宽度检测。的宽度检测。的宽度检测。

【技术实现步骤摘要】
一种脉冲信号宽度检测电路及芯片


[0001]本专利技术涉及一种脉冲信号宽度检测电路，同时也涉及包括该脉冲信号宽度检测电路的集成电路芯片，属于集成电路


技术介绍

[0002]在集成电路设计中，很多应用在对数字信号进行处理时，需要获取脉冲信号的脉冲宽度，例如电机脉冲解码电路、脉冲采集显示电路、脉冲调制解调电路等等，在一些行业如核技术、雷达通信等应用中对脉冲信号捕获的速度及其宽度检测精度方面的要求越来越高，现有技术中的电压脉冲信号捕获和宽度检测电路，其速度和精度难以满足较高要求。
[0003]在申请号为202110113827.3的中国专利申请中，公开了一种脉冲宽度检测电路。该脉冲信号宽度检测电路包括边沿转换电路、电容电量调节电路、滞回比较器和供电电源。其中，边沿转换电路基于数字信号的脉冲宽度对电容电量调节电路中电容的充放电进行管控，通过滞回比较器对于在电容中产生的三角波进行处理，最终通过滞回比较器的输出波形对数字信号的脉冲宽度进行判断。该脉冲信号宽度检测电路的各功能单元均属于模拟电路，由于模拟电路本身的特性，从而使脉冲宽度检测电路受工艺精度、温度以及电源电压的影响较小，提升了脉冲宽度检测的精度。

技术实现思路

[0004]本专利技术所要解决的首要技术问题在于提供一种脉冲信号宽度检测电路。
[0005]本专利技术所要解决的另一技术问题在于提供一种包括该脉冲信号宽度检测电路的集成电路芯片。
[0006]为了实现上述目的，本专利技术采用以下的技术方案：
[0007]根据本专利技术实施例的第一方面，提供一种脉冲信号宽度检测电路，包括整数宽度捕获单元、精度宽度捕获单元和运算单元；其中，
[0008]待测脉冲信号的输入端及时钟信号的输入端分别与所述整数宽度捕获单元和所述精度宽度捕获单元连接，所述整数宽度捕获单元和所述精度宽度捕获单元的输出端分别与所述运算单元连接；
[0009]所述整数宽度捕获单元用于根据所述时钟信号，检测所述待测脉冲信号相对于所述时钟信号周期的整数宽度；
[0010]所述精度宽度捕获单元用于根据延迟时钟信号，检测所述待测脉冲信号小于时钟信号周期的精度宽度；
[0011]所述运算单元用于根据所述整数宽度捕获单元和所述精度宽度捕获单元的检测结果，计算待测脉冲信号的宽度。
[0012]其中较优地，所述整数宽度捕获单元由第一寄存器RS 1、第二寄存器RS2和第一计数器Count构成；其中，待测脉冲信号的输入端与第一寄存器RS 1的输入端连接；时钟信号的输入端一方面与第一寄存器RS 1和第二寄存器RS2的时钟输入端连接，另一方面与第一
计数器Count的第二输入端连接；第一寄存器RS 1的输出端与第二寄存器RS2的输入端接，第二寄存器RS2的输出端与第一计数器Count的第一输入端连接；第一计数器Count的输出端与运算单元连接。
[0013]其中较优地，所述精度宽度捕获单元由边沿采样子单元和边沿提取子单元构成；其中，所述待测脉冲信号的输入端及所述延迟时钟信号的输入端与所述边沿采样子单元连接，所述边沿采样子单元的输出端与所述边沿提取子单元连接；所述边沿提取子单元的输出端与所述运算单元连接；
[0014]所述边沿采样子单元利用所述延迟时钟信号对所述待测脉冲信号的上升沿和下降沿进行采集处理；
[0015]所述边沿提取子单元用于提取所述待测脉冲信号的上升沿和下降沿分别处于所述延迟时钟信号中的级数。
[0016]其中较优地，所述边沿采样子单元由多个采样逻辑模块构成，所述采样逻辑模块的数量与所述延迟时钟的数量相同，各所述采样逻辑模块的结构均相同；其中，
[0017]所述待测脉冲信号的输入端分别与各所述采样逻辑模块的第一输入端连接；所述延迟时钟信号输入端分别依次与所述采样逻辑模块的第二输入端对应连接；各所述采样逻辑模块的第一输出端和第二输出端分别与所述边沿提取子单元连接。
[0018]其中较优地，所述采样逻辑模块由第十寄存器RS 10、第十一寄存器RS 11、第十二寄存器RS 12、第十三寄存器RS 13，以及第一反相器INV11、第二反相器INV12、第一与门AND11和第二与门AND12构成；其中，
[0019]所述时钟信号输入端分别与第十寄存器RS 10、第十一寄存器RS 11、第十二寄存器RS 12和第十三寄存器RS 13的时钟端连接；所述待测脉冲信号的输入端与第十寄存器RS 10的输入端连接，第十寄存器RS 10的输出端与第十一寄存器RS 11的输入端连接，第十一寄存器RS 11的输出端与第十二寄存器RS 12的输入端连接，第十二寄存器RS 12的输出端分别与第十三寄存器RS 13的输入端、第一反相器INV11的输入端及第二与门AND12的第一输入端连接，第十三寄存器RS 13的输出端分别与第一与门AND 11的第二输入端及第二反相器INV12的输入端连接，第一反相器INV11的输出端与第一与门AND 11的第一输入端连接，第二反相器INV12的输出端与第二与门AND 12的第二输入端连接；第一与门AND11的输出端与所述采样逻辑模块的第一输出端连接，第二与门AND12的输出端与所述采样逻辑模块的第二输出端连接。
[0020]其中较优地，所述边沿提取子单元包括上升边沿提取模块和下降边沿提取模块，二者电路结构相同；其中，所述上升边沿提取模块包括第一级数判断子模块、(i－2)个中间级数判断子模块、末级级数判断子模块和第一数据选择器，i为延迟时钟的数量；其中，
[0021]所述第一级数判断子模块、各所述中间级数判断子模块和所述末级级数判断子模块的输出端分别与所述第一数据选择器的控制端连接，所述第一数据选择器的i个输入端分别置级数1、级数2、级数3
……
级数i，所述第一数据选择器的输出端与所述上升边沿提取模块的输出端连接。
[0022]其中较优地，所述第一级数判断子模块由第五十一寄存器RS51、第十一与门AND51和(i－1)个反相器构成；其中，
[0023]末级延迟时钟信号的输入端与第五十一寄存器RS51的时钟端连接；所述边沿采样
子单元的第一上升沿信号out_p1输出端与第十一与门AND51的第一输入端连接；所述边沿采样子单元的第二上升沿信号out_p2输出端、第三上升沿信号out_p3输出端
……
第i上升沿信号out_pi输出端分别通过反相器与第十一与门AND51的第二输入端、第三输入端
……
第i输入端对应连接；第十一与门AND51的输出端与所述第一数据选择器的第一控制端连接。
[0024]其中较优地，每个所述中间级数判断子模块的电路结构均相同，所述中间级数判断子模块由第五十二寄存器RS52、第十四反相器INV52、第十二与门AND52构成；其中，
[0025]所述末级延迟时钟信号的输入端与第五十二寄存器RS52的时钟端连接；所述边沿采样子单元的上一级延迟时钟信号所对应的上升沿信号输出端通过第十四反相器INV52本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脉冲信号宽度检测电路，其特征在于包括整数宽度捕获单元、精度宽度捕获单元和运算单元；其中，待测脉冲信号的输入端及时钟信号的输入端分别与所述整数宽度捕获单元和所述精度宽度捕获单元连接，所述整数宽度捕获单元和所述精度宽度捕获单元的输出端分别与所述运算单元连接；所述整数宽度捕获单元用于根据所述时钟信号，检测所述待测脉冲信号相对于所述时钟信号周期的整数宽度；所述精度宽度捕获单元用于根据延迟时钟信号，检测所述待测脉冲信号小于时钟信号周期的精度宽度；所述运算单元用于根据所述整数宽度捕获单元和所述精度宽度捕获单元的检测结果，计算待测脉冲信号的宽度。2.如权利要求1所述的脉冲信号宽度检测电路，其特征在于：所述整数宽度捕获单元由第一寄存器(RS 1)、第二寄存器(RS2)和第一计数器(Count)构成；其中，待测脉冲信号的输入端与第一寄存器(RS 1)的输入端连接；时钟信号的输入端一方面与第一寄存器(RS 1)和第二寄存器(RS2)的时钟输入端连接，另一方面与第一计数器(Count)的第二输入端连接；第一寄存器(RS 1)的输出端与第二寄存器(RS2)的输入端接，第二寄存器(RS2)的输出端与第一计数器(Count)的第一输入端连接；第一计数器(Count)的输出端与运算单元连接。3.如权利要求1所述的脉冲信号宽度检测电路，其特征在于：所述精度宽度捕获单元由边沿采样子单元和边沿提取子单元构成；其中，所述待测脉冲信号的输入端及所述延迟时钟信号的输入端与所述边沿采样子单元连接，所述边沿采样子单元的输出端与所述边沿提取子单元连接；所述边沿提取子单元的输出端与所述运算单元连接；所述边沿采样子单元利用所述延迟时钟信号对所述待测脉冲信号的上升沿和下降沿进行采集处理；所述边沿提取子单元用于提取所述待测脉冲信号的上升沿和下降沿分别处于所述延迟时钟信号中的级数。4.如权利要求3所述的脉冲信号宽度检测电路，其特征在于：所述边沿采样子单元由多个采样逻辑模块构成，所述采样逻辑模块的数量与所述延迟时钟的数量相同，各所述采样逻辑模块的结构均相同；其中，所述待测脉冲信号的输入端分别与各所述采样逻辑模块的第一输入端连接；所述延迟时钟信号输入端分别依次与所述采样逻辑模块的第二输入端对应连接；各所述采样逻辑模块的第一输出端和第二输出端分别与所述边沿提取子单元连接。5.如权利要求4所述的脉冲信号宽度检测电路，其特征在于：所述采样逻辑模块由第十寄存器(RS 10)、第十一寄存器(RS 11)、第十二寄存器(RS 12)、第十三寄存器(RS 13)，以及第一反相器(INV11)、第二反相器(INV12)、第一与门(AND 11)和第二与门(AND 12)构成；其中，所述时钟信号输入端分别与第十寄存器(RS 10)、第十一寄存器(RS 11)、第十二寄存器(RS 12)和第十三寄存器(RS 13)的时钟端连接；所述待测脉冲信号的输入端与第十寄存
器(RS 10)的输入端连接，第十寄存器(RS 10)的输出端与第十一寄存器(RS 11)的输入端连接，第十一寄存器(RS 11)的输出端与第十二寄存器(RS 12)的输入端连接，第十二寄存器(RS 12)的输出端分别与第十三寄存器(RS 13)的输入端、第一反相器(INV11)的输入端及第二与门(AND 12)的第一输入端连接，第十三寄存器(RS 13)的输出端分别与第一与门(AND 11)的第二输入端及第二反相器(INV 12)的输入端连接，第一反相器(INV 11)的输出端与第一与门(AND 11)的第一输入端连接，第二反相器(INV 12)的输出端与第二与门(AND 12)的第二输入端连接；第一与门(AND 11)的...

【专利技术属性】
技术研发人员：刘帅，何代明，
申请(专利权)人：天津兆讯电子技术有限公司，
类型：发明
国别省市：