一种多相位时钟产生电路制造技术

本申请公开一种多相位时钟产生电路，包括：主时钟生成器，生成第一级源时钟；第一分频器，接收第一级源时钟并生成第一级相位信息；第二分频器，接收第一级相位信息并输出第二级相位信息；若干个子时钟生成模块，每个子时钟生成模块包括第一级采样时钟生成单元，第一个第一级采样时钟生成单元连接第一分频器，每个第一级采样时钟生成单元分别接收前一个第一级采样时钟生成单元输出的第一级相位信息和第一级源时钟并输出经相移的第一级相位信息，第一级采样时钟生成单元生成第一级采样时钟，并生成第二级源时钟；及若干个第二级采样时钟生成单元。本申请采用分布式、模块化的时钟生成方法，其布图简化，相位误差更小。相位误差更小。相位误差更小。

【技术实现步骤摘要】
一种多相位时钟产生电路


[0001]本专利技术一般涉及集成电路
，特别涉及一种多相位时钟产生电路。

技术介绍

[0002]随着通信技术的发展，单位时间内产生的数据量越来越多，所需要的通信速度也越来越快，因此，高速模数转换器(ADC)变得越来越重要。对于32GS/S或者64GS/S采样率来说，时钟交织模数转换器是比较常规的架构。对于时钟交织电路，需要复杂的时钟产生电路来造就多个相位时钟的交织。对于时钟产生电路，功能上来说，相位的相对顺序是必要满足的。此外，低功耗和低时钟抖动都是所必须的性能。然而对于很多传统的用分频器来产生多个相位的时钟生成方式，有个必须要的模块就是时钟同步复位模块来保证时钟从源头就是同步的，没有任何毛刺的，相位关系是完全确定的，参考图1中所示的使用时钟同步复位和分频器的时钟产生电路。

技术实现思路

[0003]本专利技术的目的在于提供一种多相位时钟产生电路，采用分布式、模块化的时钟生成方法，其布图简化，相位误差更小。
[0004]本申请公开了一种多相位时钟产生电路，包括：
[0005]主时钟生成器，用于生成第一级源时钟；
[0006]第一分频器，用于接收所述第一级源时钟并生成第一级相位信息；
[0007]第二分频器，用于接收所述第一分频器输出的第一级相位信息并输出第二级相位信息；以及
[0008]若干个子时钟生成模块，每个子时钟生成模块包括：
[0009]第一级采样时钟生成单元，若干个子时钟生成模块的第一级采样时钟生成单元依次相连，第一个第一级采样时钟生成单元连接所述第一分频器，每个第一级采样时钟生成单元分别接收前一个第一级采样时钟生成单元输出的第一级相位信息和所述第一级源时钟并输出经相移的第一级相位信息到下一个第一级采样时钟生成单元，其中，每个第一级采样时钟生成单元生成第一级采样时钟，并且生成第二级源时钟；
[0010]若干个第二级采样时钟生成单元，若干个第二级采样时钟生成单元依次相连，第一个子时钟生成模块的第一个第二级采样时钟生成单元连接所述第二分频器，剩余子时钟生成模块的第一个第二级采样时钟生成单元连接前一个子时钟生成模块的最后一个第二级采样时钟生成单元，每个第二级采样时钟生成单元分别接收前一个第二级采样时钟生成单元输出的第二级相位信息和所述第二级源时钟并输出经相移的第二级相位信息到下一个第二级采样时钟生成单元，每个第二级采样时钟生成单元生成第二级采样时钟。
[0011]在一个优选例中，第一级采样时钟生成单元包括：第一级同步定时电路、第一级门电路和逻辑电路，其中，所述第一级同步定时电路接收所述第一级源时钟和所述第一级相位信息，对所述第一级相位信息进行相移后输出到所述第一级门电路和逻辑电路以及下一
个第一级同步定时电路，所述第一级门电路对所述第一级源时钟和经相移的第一级相位信息进行逻辑运算并输出第一级采样时钟，所述逻辑电路调整经相移的第一级相位信息的占空比并生成第二级源时钟。
[0012]在一个优选例中，所述第一级同步定时电路对所述第一级相位信息的相位偏移180
°
以及所述第一级源时钟的周期对应的相位。
[0013]在一个优选例中，所述第一级门电路对所述第一级源时钟和经相移的第一级相位信息进行与逻辑运算。
[0014]在一个优选例中，第二级采样时钟生成单元包括：第二级同步定时电路和第二级门电路，其中，所述第二级同步定时电路接收所述第二级源时钟和所述第二级相位信息，对所述第二级相位信息进行相移后输出到所述第二级门电路和下一个第二级同步定时电路，所述第二级门电路对所述第二级源时钟和经相移的第二级相位信息进行逻辑运算并输出第二级采样时钟。
[0015]在一个优选例中，所述第二级门电路对所述第一级源时钟和经相移的第一级相位信息进行与逻辑运算。
[0016]相对于现有技术，本专利技术的多相位时钟产生电路具有以下有益效果：
[0017]本专利技术中，可以避免在物理层中分布过多的高速时钟，可以降低寄生和布图设计的难度。并且可以降低功耗，改善抖动。并且，模块化物理块，以改进匹配和布图。
[0018]本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0019]参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
[0020]图1示出了本申请一个实施例中多相位时钟产生电路的示意图。
[0021]图2示出了本申请一个实施例中子时钟生成模块的示意图。
[0022]图3示出了本申请另一个实施例中子时钟生成模块的示意图。
[0023]附图标记说明：
[0024]101
‑
主时钟生成器；
[0025]102
‑
第一分频器；
[0026]103
‑
第二分频器；
[0027]103
‑
第一锁存电路；
[0028]104.1～104.N
‑
若干个子时钟生成模块；
[0029]105,201
‑
第一级采样时钟生成单元；
[0030]106.1～106.M,202.1～202.M
‑
若干个第二级采样时钟生成单元；
[0031]203
‑
第一级同步定时电路；
[0032]204
‑
第一级门电路；
[0033]205
‑
逻辑电路；
[0034]206
‑
第二级同步定时电路；
[0035]207
‑
第二级门电路。
具体实施方式
[0036]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0037]部分术语的解释：
[0038]分频器：是指使输出信号频率为输入信号频率整数分之一的电子电路。对于任何一个N次分频器，在输入信号不变的情况下，输出信号可以有2pi/N的相位。这种现象是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多相位时钟产生电路，其特征在于，包括：主时钟生成器，用于生成第一级源时钟；第一分频器，用于接收所述第一级源时钟并生成第一级相位信息；第二分频器，用于接收所述第一分频器输出的第一级相位信息并输出第二级相位信息；以及若干个子时钟生成模块，每个子时钟生成模块包括：第一级采样时钟生成单元，若干个子时钟生成模块的第一级采样时钟生成单元依次相连，第一个第一级采样时钟生成单元连接所述第一分频器，每个第一级采样时钟生成单元分别接收前一个第一级采样时钟生成单元输出的第一级相位信息和所述第一级源时钟并输出经相移的第一级相位信息到下一个第一级采样时钟生成单元，其中，每个第一级采样时钟生成单元生成第一级采样时钟，并且生成第二级源时钟；若干个第二级采样时钟生成单元，若干个第二级采样时钟生成单元依次相连，第一个子时钟生成模块的第一个第二级采样时钟生成单元连接所述第二分频器，剩余子时钟生成模块的第一个第二级采样时钟生成单元连接前一个子时钟生成模块的最后一个第二级采样时钟生成单元，每个第二级采样时钟生成单元分别接收前一个第二级采样时钟生成单元输出的第二级相位信息和所述第二级源时钟并输出经相移的第二级相位信息到下一个第二级采样时钟生成单元，每个第二级采样时钟生成单元生成第二级采样时钟。2.根据权利要求1所述的多相位时钟产生电路，其特征在于，第一级采样时钟生成单元包括：第一级同步...

【专利技术属性】
技术研发人员：蔡敏卿，陈晨，李承哲，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：