时钟信号的处理装置制造方法及图纸

本公开的实施例提供一种时钟信号的处理装置，属于集成电路技术领域，解决了内部时钟和SCL信号在I2C模块电路中的竞争冒险问题。所述时钟信号的处理装置包括：脉冲产生模块当接收到串行时钟线路SCL信号的翻转边沿时，产生延迟设定时间的脉冲信号并经由第一节点向振荡器模块提供脉冲信号，以及向I2C提供SCL信号进行软件控制；振荡器模块当所接收的脉冲信号为高电平信号时，产生延迟设定时间的待处理时钟信号并向输出模块提供待处理时钟信号；输出模块被配置为处理所述待处理时钟信号中的指定时间的毛刺信号，输出时钟信号并向I2C提供所述时钟信号进行硬件控制。本公开实施例适用于I2C的时钟处理过程。于I2C的时钟处理过程。于I2C的时钟处理过程。

【技术实现步骤摘要】
时钟信号的处理装置


[0001]本公开的实施例涉及集成电路
，具体地涉及一种时钟信号的处理装置。

技术介绍

[0002]在电源管理IC(Integrated Circuit Chip，集成电路芯片)中，一些功能模块的关闭和开启、或寄存器值的设置，可通过主机经过I2C总线(也称作“I2C”)的通讯软件方式控制，同时也可以通过芯片自身触发的硬件方式控制。当芯片内的I2C利用内部时钟信号进行各种操作，同时利用主机的通讯时钟SCL(Serial Clock Line，串行时钟线路)信号进行控制时，由于两种时钟信号为异步信号，存在两种控制方式同时被触发的可能性，一旦同时触发，会对I2C模块电路造成竞争冒险，易损坏芯片。

技术实现思路

[0003]本公开的实施例的目的是提供一种时钟信号的处理装置，解决了内部时钟和SCL信号在I2C模块电路中的竞争冒险问题。
[0004]为了实现上述目的，本公开实施例提供一种时钟信号的处理装置，包括：脉冲产生模块、振荡器模块以及输出模块。其中，所述脉冲产生模块被配置为当接收到串行时钟线路SCL信号的翻转边沿时，产生延迟设定时间的脉冲信号并经由第一节点向所述振荡器模块提供所述脉冲信号，以及向I2C提供所述SCL信号进行软件控制；所述振荡器模块被配置为当所接收的所述脉冲信号为高电平信号时，产生延迟所述设定时间的待处理时钟信号并向所述输出模块提供所述待处理时钟信号；所述输出模块被配置为处理所述待处理时钟信号中的指定时间内的毛刺信号，输出时钟信号并向所述I2C提供所述时钟信号进行硬件控制。
[0005]在本公开的一些实施例中，所述脉冲产生模块包括：第一反相器、第一负脉冲发生器、第二负脉冲发生器以及第一与非门。其中，所述第一反相器的输入端耦接SCL信号端，所述第一反相器的输出端耦接所述第一负脉冲发生器的输入端；所述第一负脉冲发生器的输出端耦接所述第一与非门的第一输入端，所述第一负脉冲发生器被配置为产生延迟所述设定时间的下降沿的负脉冲信号；所述第二负脉冲发生器的输入端耦接所述SCL信号端，所述第二负脉冲发生器的输出端耦接所述第一与非门的第二输入端，所述第二负脉冲发生器被配置为产生延迟所述设定时间的上升沿的负脉冲信号；所述第一与非门的输出端耦接所述第一节点。
[0006]在本公开的一些实施例中，所述第一负脉冲发生器包括：第二反相器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第一施密特触发器、第三反相器以及第二与非门。其中，所述第二反相器的输入端耦接所述第一负脉冲发生器的输入端，所述第二反相器的输出端耦接所述第一晶体管的控制极；所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的第一极；所述第二晶体管的控制极耦接所述第二反相器的输出端，所述第二晶体管的第二极耦接所述第三晶体管的第一极；所述第三晶体管的控制极耦接所述第二反相器的输出端，所述第三晶体管的第二极耦接所述
第四晶体管的第一极；所述第四晶体管的控制极耦接所述第二反相器的输出端，所述第四晶体管的第二极耦接第二电压端；所述第一电容的第一端耦接所述第四晶体管的第一极，所述第一电容的第二端耦接所述第二电压端；所述第一施密特触发器的输入端耦接所述第一电容的第一端，所述第一施密特触发器的输出端耦接所述第三反相器的输入端；所述第三反相器的输出端耦接所述第二与非门的第一输入端；所述第二与非门的第二输入端耦接所述第一负脉冲发生器的输入端，所述第二与非门的输出端耦接所述第一负脉冲发生器的输出端。
[0007]在本公开的一些实施例中，所述第二负脉冲发生器包括：第四反相器、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容、第二施密特触发器、第五反相器以及第三与非门。其中，所述第四反相器的输入端耦接所述第二负脉冲发生器的输入端，所述第四反相器的输出端耦接所述第五晶体管的控制极；所述第五晶体管的第一极耦接第一电压端，所述第五晶体管的第二极耦接所述第六晶体管的第一极；所述第六晶体管的控制极耦接所述第四反相器的输出端，所述第六晶体管的第二极耦接所述第七晶体管的第一极；所述第七晶体管的控制极耦接所述第四反相器的输出端，所述第七晶体管的第二极耦接所述第八晶体管的第一极；所述第八晶体管的控制极耦接所述第四反相器的输出端，所述第八晶体管的第二极耦接第二电压端；所述第二电容的第一端耦接所述第八晶体管的第一极，所述第二电容的第二端耦接所述第二电压端；所述第二施密特触发器的输入端耦接所述第二电容的第一端，所述第二施密特触发器的输出端耦接所述第五反相器的输入端；所述第五反相器的输出端耦接所述第三与非门的第一输入端；所述第三与非门的第二输入端耦接所述第二负脉冲发生器的输入端，所述第三与非门的输出端耦接所述第二负脉冲发生器的输出端。
[0008]在本公开的一些实施例中，当所述毛刺信号为高电平毛刺信号时，所述输出模块包括：上升沿延时模块。所述上升沿延时模块的输入端耦接所述输出模块的输入端，所述上升沿延时模块的输出端耦接所述输出模块的输出端，所述上升沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述高电平毛刺信号。
[0009]在本公开的一些实施例中，当所述毛刺信号为低电平毛刺信号时，所述输出模块包括：下降沿延时模块。所述下降沿延时模块的输入端耦接所述输出模块的输入端，所述下降沿延时模块的输出端耦接所述输出模块的输出端，所述下降沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述低电平毛刺信号。
[0010]在本公开的一些实施例中，所述设定时间为大于或等于20ns。
[0011]在本公开的一些实施例中，所述指定时间为5ns。
[0012]在本公开的一些实施例中，所述第一晶体管、第二晶体管、第三晶体管均为PMOS晶体管，所述第四晶体管为NMOS晶体管。
[0013]在本公开的一些实施例中，所述第五晶体管、第六晶体管、第七晶体管均为PMOS晶体管，所述第八晶体管为NMOS晶体管。
[0014]通过上述技术方案，当接收到SCL信号的翻转边沿，时钟信号延时设定时间之后再进行翻转，保证了软硬件控制同时到来时，可利用SCL信号先实现软件控制，延时设定时间后再利用时钟信号CLK实现硬件控制，避免了SCL信号与时钟信号CLK的竞争冒险。
[0015]本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0016]附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
[0017]图1是SCL信号与内部时钟信号CLK分别独立地输入到I2C模块进行控制的示意图；
[0018]图2是根据本公开的实施例的时钟信号的处理装置200的示意性框图；
[0019]图3是根据本公开的实施例的时钟信号的处理装置200的示例性电路图；
[0020]图4是根据本公开的实施例的上升沿延时模块的示例性电路图；...

【技术保护点】

【技术特征摘要】
1.一种时钟信号的处理装置，其特征在于，包括：脉冲产生模块、振荡器模块以及输出模块，其中，所述脉冲产生模块被配置为当接收到串行时钟线路SCL信号的翻转边沿时，产生延迟设定时间的脉冲信号并经由第一节点向所述振荡器模块提供所述脉冲信号，以及向I2C提供所述SCL信号进行软件控制；所述振荡器模块被配置为当所接收的所述脉冲信号为高电平信号时，产生延迟所述设定时间的待处理时钟信号并向所述输出模块提供所述待处理时钟信号；所述输出模块被配置为处理所述待处理时钟信号中的指定时间的毛刺信号，输出时钟信号并向所述I2C提供所述时钟信号进行硬件控制。2.根据权利要求1所述的时钟信号的处理装置，其特征在于，所述脉冲产生模块包括：第一反相器、第一负脉冲发生器、第二负脉冲发生器以及第一与非门，其中，所述第一反相器的输入端耦接SCL信号端，所述第一反相器的输出端耦接所述第一负脉冲发生器的输入端；所述第一负脉冲发生器的输出端耦接所述第一与非门的第一输入端，所述第一负脉冲发生器被配置为产生延迟所述设定时间的下降沿的负脉冲信号；所述第二负脉冲发生器的输入端耦接所述SCL信号端，所述第二负脉冲发生器的输出端耦接所述第一与非门的第二输入端，所述第二负脉冲发生器被配置为产生延迟所述设定时间的上升沿的负脉冲信号；所述第一与非门的输出端耦接所述第一节点。3.根据权利要求2所述的时钟信号的处理装置，其特征在于，所述第一负脉冲发生器包括：第二反相器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第一施密特触发器、第三反相器以及第二与非门，其中，所述第二反相器的输入端耦接所述第一负脉冲发生器的输入端，所述第二反相器的输出端耦接所述第一晶体管的控制极；所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的第一极；所述第二晶体管的控制极耦接所述第二反相器的输出端，所述第二晶体管的第二极耦接所述第三晶体管的第一极；所述第三晶体管的控制极耦接所述第二反相器的输出端，所述第三晶体管的第二极耦接所述第四晶体管的第一极；所述第四晶体管的控制极耦接所述第二反相器的输出端，所述第四晶体管的第二极耦接第二电压端；所述第一电容的第一端耦接所述第四晶体管的第一极，所述第一电容的第二端耦接所述第二电压端；所述第一施密特触发器的输入端耦接所述第一电容的第一端，所述第一施密特触发器的输出端耦接所述第三反相器的输入端；所述第三反相器的输出端耦接所述第二与非门的第一输入端；所述第二与非门的第二输入端耦接所述第一负脉冲发生器的输入端，所述第二与非门的输出端耦接所述第一负脉冲发生器的输...

【专利技术属性】
技术研发人员：易新敏，马玲莉，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：