一种信号输出控制电路以及芯片制造技术

本发明专利技术提供一种信号输出控制电路以及芯片，信号输出控制电路包括：第一信号采样单元，用于对获取的数据信号进行采样，以得到输出信号；输出控制单元，连接所述第一信号采样单元，用于利用预设时钟信号控制所述输出信号的输出时间；其中，所述预设时钟信号包括第一预设时钟信号和/或第二预设时钟信号，所述第一预设时钟信号用于控制采样得到所述输出信号的采样时间，所述第二预设时钟信号用于控制所述输出信号的输出时间。以此达到控制输出信号的输出时间的目的，以使得输出信号的输出时间可控。控。控。

【技术实现步骤摘要】
一种信号输出控制电路以及芯片


[0001]本专利技术涉及集成电路
，尤其是涉及一种信号输出控制电路以及芯片。

技术介绍

[0002]在集成电路半定制设计流程中，模块接口时序约束都是基于一个时序范围来设置的，自动布局布线工具会在约束范围内进行优化，但是这种方法很难准确控制接口信号的输出时间。

技术实现思路

[0003]本专利技术提供一种信号输出控制电路以及芯片，其能够控制输出信号的输出时序。
[0004]为解决上述技术问题，本专利技术提供的第一个技术方案为：提供一种信号输出控制电路，包括：第一信号采样单元，用于对获取的数据信号进行采样，以得到输出信号；输出控制单元，连接所述第一信号采样单元，用于利用预设时钟信号控制所述输出信号的输出时间；其中，所述预设时钟信号包括第一预设时钟信号和/或第二预设时钟信号，所述第一预设时钟信号用于控制采样得到所述输出信号的采样时间，所述第二预设时钟信号用于控制所述输出信号的输出时间。
[0005]其中，所述输出控制单元包括：时钟树单元，连接所述第一信号采样单元的时钟信号输入端，所述时钟树单元基于第一时钟信号产生所述第一预设时钟信号。
[0006]其中，所述输出控制单元还包括：延迟单元，连接所述第一信号采样单元的信号输出端，所述延迟单元的延迟时间控制所述输出信号的输出时间；所述第二预设时钟信号包括所述延迟单元的延迟时间。
[0007]其中，所述输出控制单元还包括：延迟单元，连接所述第一信号采样单元的信号输出端，所述延迟单元的延迟时间控制所述输出信号的输出时间；所述第二预设时钟信号包括所述延迟单元的延迟时间。
[0008]其中，所述第一信号采样单元的数量至少为二，每一所述第一信号采样单元对应连接一个所述时钟树单元，以利用各自连接的所述时钟树单元产生的所述第一预设时钟信号，控制各自采样得到的所述输出信号的采样时间。
[0009]其中，所述第一信号采样单元的数量至少为二，每一所述第一信号采样单元对应连接一个所述延迟单元，以利用各自连接的所述延迟单元的延迟信号，控制各自的所述输出信号的输出时间。
[0010]为解决上述技术问题，本专利技术提供的第二个技术方案为：提供一种芯片，包括：信号产生电路，用于产生数据信号以及第一时钟信号；信号输出控制电路，连接所述数据信号产生电路，所述信号输出控制电路包括上述任一项所述的信号输出控制电路。
[0011]其中，所述信号产生电路包括：第一时钟路径，用于基于时钟输入信号产生所述第一时钟信号；数据信号产生单元，用于基于所述时钟输入信号产生所述数据信号。
[0012]其中，所述数据信号产生单元包括：第二时钟路径，用于基于所述时钟输入信号产
生第二时钟信号；第二信号采样单元，所述第二信号采样单元的时钟信号输入端连接所述第二时钟路径，用于基于所述第二时钟信号对数据输入信号进行采样，以得到所述数据信号。
[0013]其中，所述第二时钟路径的数量至少为二，每一所述第二时钟路径连接一个所述第二信号采样单元，且一个所述第二信号采样单元连接一个所述第一信号采样单元。
[0014]本专利技术的有益效果，区别于现有技术的情况，本专利技术的信号输出控制电路包括：第一信号采样单元，用于对获取的数据信号进行采样，以得到输出信号；输出控制单元，连接所述第一信号采样单元，用于利用预设时钟信号控制所述输出信号的输出时间；其中，所述预设时钟信号包括第一预设时钟信号和/或第二预设时钟信号，所述第一预设时钟信号用于控制采样得到所述输出信号的采样时间，所述第二预设时钟信号用于控制所述输出信号的输出时间。以此达到控制输出信号的输出时间的目的，以使得输出信号的输出时间可控。
附图说明
[0015]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
[0016]图1为本专利技术信号输出控制电路的一实施例的功能模块示意图；
[0017]图2为图1所示的信号输出控制电路的第一实施例的结构示意图；
[0018]图3为图1所示的信号输出控制电路的第二实施例的结构示意图；
[0019]图4为图1所示的信号输出控制电路的第三实施例的结构示意图；
[0020]图5为本专利技术芯片的一实施例的结构示意图。
具体实施方式
[0021]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0022]请参见图1，为本专利技术信号输出控制电路的一实施例的功能模块示意图，具体包括第一信号采样单元11以及输出控制单元12。
[0023]其中，第一信号采样单元11用于对获取的数据信号进行采样，以得到输出信号。输出控制单元12连接第一信号采样单元11，用于利用预设时钟信号控制输出信号的输出时间。在一具体实施例中，预设时钟信号包括第一预设时钟信号和/或第二预设时钟信号。第一预设时钟信号用于控制采样得到输出信号的采样时间，第二预设时钟信号用于控制输出信号的输出时间。
[0024]本实施例的信号输出控制电路，通过输出控制单元12利用预设时钟信号实现了输出信号的时间的可控，以此能够精准的控制输出信号的输出时间。
[0025]在一具体实施例中，如图2所示，输出控制单元12包括时钟树单元121。时钟树单元121连接第一信号采样单元11的时钟信号输入端CK。时钟树单元121基于第一时钟信号产生
第一预设时钟信号。具体的，第一时钟信号进入时钟树单元121后，被时钟树单元121控制，使其到达第一信号采样单元11的时间为第一预设时钟信号，第一信号采样单元11在接收到第一预设时钟信号后，对数据信号进行采样，以得到输出信号，以此实现控制采样得到输出信号的采样时间。
[0026]在一实例中，第一信号采样单元11的数量至少为二，每一第一信号采样单元11对应连接一个时钟树单元121，以利用各自连接的所述时钟树单元121产生的所述第一预设时钟信号，控制各自采样得到的所述输出信号的采样时间。
[0027]如图2所示，其中，第一信号采样单元11包括第一信号采样单元C以及第一信号采样单元D，其中，第一信号采样单元C以及第一信号采样单元D为触发器。具体的，第一信号采样单元C连接时钟树单元E，第一信号采样单元D连接时钟树单元F。时钟树单元E基于第一时钟信号P3产生第一预设时钟信号Q1，第一信号采样单元C基于第一预设时钟信号Q1对数据信号A
‑
1进行采样，以得到输出信号OUT
‑
A，可知第一预设时钟信号Q1决定了采样得到输出信号OUT
‑
A的采样时间。时钟树单元F基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种信号输出控制电路，其特征在于，包括：第一信号采样单元，用于对获取的数据信号进行采样，以得到输出信号；输出控制单元，连接所述第一信号采样单元，用于利用预设时钟信号控制所述输出信号的输出时间；其中，所述预设时钟信号包括第一预设时钟信号和/或第二预设时钟信号，所述第一预设时钟信号用于控制采样得到所述输出信号的采样时间，所述第二预设时钟信号用于控制所述输出信号的输出时间。2.根据权利要求1所述的控制电路，其特征在于，所述输出控制单元包括：时钟树单元，连接所述第一信号采样单元的时钟信号输入端，所述时钟树单元基于第一时钟信号产生所述第一预设时钟信号。3.根据权利要求2所述的控制电路，其特征在于，所述输出控制单元还包括：延迟单元，连接所述第一信号采样单元的信号输出端，所述延迟单元的延迟时间控制所述输出信号的输出时间；所述第二预设时钟信号包括所述延迟单元的延迟时间。4.根据权利要求1所述的控制电路，其特征在于，所述输出控制单元还包括：延迟单元，连接所述第一信号采样单元的信号输出端，所述延迟单元的延迟时间控制所述输出信号的输出时间；所述第二预设时钟信号包括所述延迟单元的延迟时间。5.根据权利要求2所述的控制电路，其特征在于，所述第一信号采样单元的数量至少为二，每一所述第一信号采样单元对应连接一个所述时钟树单元，以利用各自连接的所...

【专利技术属性】
技术研发人员：李乾男，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：