一种基于可控延迟单元的FPGA环形振荡器PUF制造技术

本发明专利技术公开一种基于可控延迟单元的FPGA环形振荡器PUF，属于硬件安全领域，包括：利用FPGA内部的可编程延迟单元，对多组IDELAY

【技术实现步骤摘要】
一种基于可控延迟单元的FPGA环形振荡器PUF


[0001]本专利技术涉及硬件安全
，特别涉及一种基于可控延迟单元的FPGA环形振荡器PUF。

技术介绍

[0002]第一个环形振荡器PUF，也叫RO
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PUF，是Gassend等人在2002年提出的，该RO
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PUF采用单个可配置的振荡器结构。2007年，Suh和Devadas提出了一个改进的RO
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PUF结构，该结构使用一些固定的振荡器，并考虑振荡器对的相对频率而不是它们的绝对值。RO
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PUF的响应是由选定的一对设计相同的环形振荡器(RO)的振荡器频率之差得出的，其中每个RO由奇数个反相器组成。由于工艺制造过程差异，即使每个环形振荡器具有相同的结构，振荡频率也会有轻微的差异。
[0003]频率测量和比较是通过使用数字计数器和比较器完成的，其过程如下：首先计数器对一段时间内两个振荡信号的边沿数进行计数，计数器的结果被发送到比较器。然后，两个频率计数器进行数值比较，根据哪个计数器的数值高低，为这个RO对产生一个0或1的响应位。固定结构的RO
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PUF产生的激励响应对有限，所以被分类为弱PUF。之后研究人员又提出了RO
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PUF(CROPUF)中可配置性的概念，以减少PUF响应中的噪声，其思路是在每个反相器之后添加一个多路复用器，在RO的每个阶段选择两个反相器中的一个。这种方法使用具有最大延迟差异的配置来提高RO
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PUF的可靠性。
[0004]RO
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PUF虽然结构简单，但其电路易受芯片老化、温度、电压等影响，而且在FPGA中实现时，需要经过手工配置布局布线以减少内部互连延时对电路的影响。

技术实现思路

[0005]本专利技术的目的在于提供一种基于可控延迟单元的FPGA环形振荡器PUF，以解决目前FPGA环形振荡器RO
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PUF容易受电压、温度影响的问题。
[0006]为解决上述技术问题，本专利技术提供了一种基于可控延迟单元的FPGA环形振荡器PUF，包括：
[0007]利用FPGA内部的可编程延迟单元，对多组IDELAY
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ROPUF基础单元分别并行排列形成PUF核心电路，或单个IDELAY
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ROPUF基础单元单独组成PUF核心电路。
[0008]在一种实施方式中，所述多组IDELAY
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ROPUF基础单元分别并行排列，作为数据选择器的输入端，数据选择器分别从多组IDELAY
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ROPUF基础单元中选取一组振荡输出，分别进入计数器，计数器的计数值再进入比较器进行比较。
[0009]在一种实施方式中，所述单个IDELAY
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ROPUF基础单元振荡频率进行计数，每一次CNTVALUEIN[4:0]的数值步进变化，每步进一个数，记录一次计数值，对计数的相邻两个值进行差运算，用差值代表每一级延迟线的延迟值。
[0010]在一种实施方式中，将多个单个IDELAY
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ROPUF基础单元进行级联，以形成更多的弱PUF的key位数。
[0011]在一种实施方式中，所述基于可控延迟单元的FPGA环形振荡器PUF中每一级IDELAY
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RO延迟单元抽头设置值作为IDELAY
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ROPUF基础单元的激励响应对的输入激励。
[0012]在一种实施方式中，所述FPGA内部的可编程延迟单元为XILINX公司FPGA内部IDELAY单元，或是Altera公司带ProgrammableIOEDelay单元。
[0013]在一种实施方式中，所述为XILINX公司FPGA内部IDELAY单元搭配IDELAYCTRL，以提高FPGA环形振荡器PUF的电路稳定性。
[0014]本专利技术提供的一种基于可控延迟单元的FPGA环形振荡器PUF，具有以下有益效果：
[0015](1)激励响应对更多，CNTVALUEIN和数据选择器的抽头共同组成的激励信号可以二阶混淆，相对于传统RO
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PUF抗攻击能力更高；
[0016](2)IDELAY
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ROPUF稳定性好，相对于传统RO
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PUF受电压、温度因素影响小；
[0017](3)结构简单，LUT及互连线资源消耗少，不需要传统RO
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PUF那样利用特殊宏(使用PlanAhead或FPGAEditor)手工固定布局布线。
附图说明
[0018]图1是FPGA内部多IDELAY
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ROPUF实现结构原理示意图。
[0019]图2是FPGA内部单IDELAY
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ROPUF实现结构原理示意图。
具体实施方式
[0020]以下结合附图和具体实施例对本专利技术提出的一种基于可控延迟单元的FPGA环形振荡器PUF作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0021]IDELAY
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ROPUF基础单元结构设计，以XILINX系列FPGA为例(ALTERA与其类似)，在FPGA的硬件描述语言中，实例化一个IDELAY单元和配套的IDELAYCTRL单元。首先进行初始化，利用IDELAY内部配置输入数据DATAIN反相，利用数据流描述将IDELAY的DATAIN和DATAOUT进行首尾相连，DATAOUT作为环形振荡器的输出；也可以内部不配置反相，在外面串入反相器，但是外面串入反相器会增加延时，振荡频率降低，布线资源增加。后续PUF电路结构主要两种：
[0022]①
如图1所示，结构一把两组IDELAY
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ROPUF基础单元分别并行排列，作为数据选择器(包括MUX1和MUX2)的输入端，数据选择器MUX1和MUX2分别从两组IDELAY
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ROPUF基础单元中选取一组振荡输出，分别进入计数器，两个计数器的计数值再进入比较器进行比较。如果第一组计数器的计数值大于第二组，则比较器输出“1”，反之输出“0”；然后CNTVALUEIN[4:0]和多路数据选择器的选择位可以进行不同的组合形成强PUF的激励对。由于制造中的细微工艺差异，IDELAY
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ROPUF基础单元的振荡频率也会有差异，以及CNTVALUEIN[4:0]步进控制的每一级IDELAY值变化，对应的延迟时间也是各个器件间有差异的，这样，比较器的输出，即PUF输出响应和输入激励形成强PUF的CRP，结构示意图见图1。
[0023]②
如图2所示，结构二对单个IDELAY
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ROPUF基础单元振荡频率进行计数，每一次CNTVALUEIN[4:0]的数值步进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于可控延迟单元的FPGA环形振荡器PUF，其特征在于，包括：利用FPGA内部的可编程延迟单元，对多组IDELAY
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ROPUF基础单元分别并行排列形成PUF核心电路，或单个IDELAY
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ROPUF基础单元单独组成PUF核心电路。2.如权利要求1所述的基于可控延迟单元的FPGA环形振荡器PUF，其特征在于，所述多组IDELAY
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ROPUF基础单元分别并行排列，作为数据选择器的输入端，数据选择器分别从多组IDELAY
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ROPUF基础单元中选取一组振荡输出，分别进入计数器，计数器的计数值再进入比较器进行比较。3.如权利要求1所述的基于可控延迟单元的FPGA环形振荡器PUF，其特征在于，所述单个IDELAY
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ROPUF基础单元振荡频率进行计数，每一次CNTVALUEIN[4:0]的数值步进变化，每步进一个数，记录一次计数值，对计数的相邻两个值进行差运算，用差值代表每一级延迟...

【专利技术属性】
技术研发人员：毛臻，魏敬和，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：