一种集成电容的共源共栅氮化镓器件及芯片制造技术

本申请属于半导体技术领域，提供了一种集成电容的共源共栅氮化镓器件及芯片，通过在半导体衬底的正面形成层叠设置的成核层、氮化镓漂移层、势垒层，在成核层、氮化镓漂移层以及势垒层的两侧形成第一源极金属层和第一漏极金属层，在势垒层上形成第一栅极金属层，并在半导体衬底的背面形成互不接触的源极掺杂区与漏极掺杂区，且P型掺杂区和P型基区位于源极掺杂区与半导体衬底之间，通过第一金属走线连接第一栅极金属层和第二源极金属层，并在第一金属走线和第二漏极金属层之间设置电介质层，从而在共源共栅氮化镓器件内集成电容，避免了通过封装MOSFET与GaN器件组成共源共栅氮化镓器件时存在电容不匹配的问题。件时存在电容不匹配的问题。件时存在电容不匹配的问题。

【技术实现步骤摘要】
一种集成电容的共源共栅氮化镓器件及芯片


[0001]本申请属于半导体
，尤其涉及一种集成电容的共源共栅氮化镓器件及芯片。

技术介绍

[0002]作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，例如，具有高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等有点。氮化镓共源共栅器件(GaN cascode)由于具有高电子迁移率、较小的寄生电容，可以在高频应用领域实现很小的导通电压和开关损耗。
[0003]然而，氮化镓共源共栅器件应用于一些拓扑电路中为了实现零电压开启必须满足GaN器件的源漏电荷小于MOSFET器件的输出电容与GaN器件的栅源电荷之和，因此，若封装后的共源共栅氮化镓器件内的寄生电荷不匹配，将存在雪崩损耗的隐患。

技术实现思路

[0004]为了解决上述技术问题，本申请实施例提供了一种集成电容的共源共栅氮化镓器件及芯片，旨在解决现有的共源共栅氮化镓器件存在的内部电容不匹配的问题。
[0005]本申请实施例第一方面提供了一种集成电容的共源共栅氮化镓器件，所述共源共栅氮化镓器件包括：
[0006]半导体衬底；
[0007]成核层、氮化镓漂移层、势垒层，层叠设于所述半导体衬底的正面；
[0008]第一源极金属层、第一漏极金属层，其中，所述第一源极金属层和所述第一漏极金属层分别设于所述成核层、所述氮化镓漂移层以及所述势垒层的两侧；
[0009]第一栅极金属层，设于所述势垒层上，且位于所述第一源极金属层和所述第一漏极金属层之间；
[0010]漏极掺杂区、源极掺杂区、P型基区以及P型掺杂区，设于所述半导体衬底的背面；其中，所述源极掺杂区与所述漏极掺杂区互不接触，且所述源极掺杂区与所述半导体衬底之间设有所述P型掺杂区和所述P型基区；
[0011]第二漏极金属层，与所述漏极掺杂区接触，并与所述第一源极金属层连接；
[0012]第二源极金属层，与所述源极掺杂区接触，并通过第一金属走线与所述第一栅极金属层连接；其中，所述第一金属走线与所述第二漏极金属层之间设有电介质层以形成匹配电容；
[0013]栅极介质层、第二栅极金属层；其中，所述栅极介质层设于所述第二栅极金属层与所述P型基区和所述源极掺杂区之间。
[0014]在一个实施例中，所述第二漏极金属层通过第一连接金属层与所述第一源极金属层连接；其中，所述第一连接金属层填充于所述半导体衬底内第一通孔内。
[0015]在一个实施例中，所述第一金属走线包括第一金属场板层和多个第一叉指金属
条，所述第一叉指金属条与所述第一金属场板层连接；
[0016]所述第二漏极金属层包括第二漏极场板层和多个第二漏极叉指金属条，所述第二漏极叉指金属条与所述第二漏极场板层连接；
[0017]其中，多个所述第二漏极叉指金属条与多个所述第一叉指金属条交替设置，所述电介质层填充于相邻的所述第二漏极叉指金属条与所述第一叉指金属条之间。
[0018]在一个实施例中，所述第二栅极金属层上设有与所述第二栅极金属层连接的第二栅极电极层，所述第一金属走线还包括多个第二叉指金属条；
[0019]其中，所述第二栅极电极层包括第二栅极场板层和多个第二栅极叉指金属条，所述第二栅极叉指金属条与所述第二栅极场板层连接，多个所述第二栅极叉指金属条与所述第二叉指金属条之间设有电介质材料。
[0020]在一个实施例中，所述电介质材料还设于所述第二栅极叉指金属条与所述第二漏极金属层之间。
[0021]在一个实施例中，所述第一栅极金属层上设有与所述第一栅极金属层连接的第一栅极电极层，所述第一漏极金属层上设有与所述第一漏极金属层连接的第一漏极电极层；
[0022]其中，所述第一栅极电极层与所述第一漏极电极层之间形成叉指电容。
[0023]在一个实施例中，所述第一栅极电极层包括第一栅极场板层和多个第一栅极叉指金属条，所述第一栅极叉指金属条与所述第一栅极场板层连接；
[0024]所述第一漏极电极层包括第一漏极场板层和多个第一漏极叉指金属条，所述第一漏极叉指金属条与所述第一漏极场板层连接；
[0025]其中，多个所述第一漏极叉指金属条与多个所述第一栅极叉指金属条交替设置，且相邻的所述第一漏极叉指金属条与所述第一栅极叉指金属条之间设有电介质材料。
[0026]在一个实施例中，所述电介质材料为氧化硅。
[0027]在一个实施例中，所述第二漏极金属层与所述第一源极金属层相对设置。
[0028]本申请实施例第二方面还提供了一种芯片，所述芯片内集成如上述任一项所述的共源共栅氮化镓器件。
[0029]本申请实施例与现有技术相比存在的有益效果是：通过在半导体衬底的正面形成层叠设置的成核层、氮化镓漂移层、势垒层，在成核层、氮化镓漂移层以及势垒层的两侧形成第一源极金属层和第一漏极金属层，在势垒层上形成第一栅极金属层，并在半导体衬底的背面形成互不接触的源极掺杂区与漏极掺杂区，且P型掺杂区和P型基区位于源极掺杂区与半导体衬底之间，通过第一金属走线连接第一栅极金属层和第二源极金属层，并在第一金属走线和第二漏极金属层之间设置电介质层，从而在共源共栅氮化镓器件内集成电容，避免了通过封装MOSFET与GaN器件组成共源共栅氮化镓器件时存在电容不匹配的问题。
附图说明
[0030]图1是本申请一个实施例提供的共源共栅氮化镓器件的垂直切面结构示意图；
[0031]图2是本申请一个实施例提供的匹配电容的示意图；
[0032]图3是本申请一个实施例提供的第二栅极电极层与所述第一金属走线的示意图；
[0033]图4是本申请一个实施例提供的第一栅极电极层与第一漏极电极层的示意图。
具体实施方式
[0034]为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0035]需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
[0036]需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
[0037]此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电容的共源共栅氮化镓器件，其特征在于，所述共源共栅氮化镓器件包括：半导体衬底；成核层、氮化镓漂移层、势垒层，层叠设于所述半导体衬底的正面；第一源极金属层、第一漏极金属层，其中，所述第一源极金属层和所述第一漏极金属层分别设于所述成核层、所述氮化镓漂移层以及所述势垒层的两侧；第一栅极金属层，设于所述势垒层上，且位于所述第一源极金属层和所述第一漏极金属层之间；漏极掺杂区、源极掺杂区、P型基区以及P型掺杂区，设于所述半导体衬底的背面；其中，所述源极掺杂区与所述漏极掺杂区互不接触，且所述源极掺杂区与所述半导体衬底之间设有所述P型掺杂区和所述P型基区；第二漏极金属层，与所述漏极掺杂区接触，并与所述第一源极金属层连接；第二源极金属层，与所述源极掺杂区接触，并通过第一金属走线与所述第一栅极金属层连接；其中，所述第一金属走线与所述第二漏极金属层之间设有电介质层以形成匹配电容；栅极介质层、第二栅极金属层；其中，所述栅极介质层设于所述第二栅极金属层与所述P型基区和所述源极掺杂区之间。2.如权利要求1所述的共源共栅氮化镓器件，其特征在于，所述第二漏极金属层通过第一连接金属层与所述第一源极金属层连接；其中，所述第一连接金属层填充于所述半导体衬底内第一通孔内。3.如权利要求1所述的共源共栅氮化镓器件，其特征在于，所述第一金属走线包括第一金属场板层和多个第一叉指金属条，所述第一叉指金属条与所述第一金属场板层连接；所述第二漏极金属层包括第二漏极场板层和多个第二漏极叉指金属条，所述第二漏极叉指金属条与所述第二漏极场板层连接；其中，多个所述第二漏极叉指金属条与多个所述第一叉指金属条交替设置，所述电介质层填充于相邻的所述第二漏极叉指金属条与所述第一叉指金属条之间。4.如权利要求3所述的共源共栅氮化镓器...

【专利技术属性】
技术研发人员：陈涛，黄汇钦，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：