本发明专利技术提供一种半导体装置，其具有被施加高电压的电源端子、与电源端子电连接的钳位电路以及与钳位电路电连接，并且通过低电压进行驱动的内部电路，其目的在于减小半导体装置的平面内的钳位电路的占用面积，能够实现半导体装置的小型化。半导体装置（１０）具有：钳位电路（１３），其与被施加高电压Ｖ↓［ＤＤ１］的电源端子（１１）电连接；以及内部电路（１４），其与钳位电路（１３）电连接，通过比高电压Ｖ↓［ＤＤ１］低的基准电压Ｖ↓［ＲＥＦ］进行驱动，使用ＮＰＮ型双极晶体管（２１）构成钳位电路（１３），并且将ＮＰＮ型双极晶体管（２１）的发射极与电源端子（１１）电连接，将ＮＰＮ型双极晶体管（２１）的集电极接地，将ＮＰＮ型双极晶体管（２１）的基极与ＮＰＮ型双极晶体管（２１）的集电极电连接。
【技术实现步骤摘要】
本专利技术涉及半导体装置，尤其涉及具有与被施加高电压的电源端子电连接装置。
技术介绍
在现有的半导体装置中，具有混合安装了高耐压电路和低耐压电路的半导体装置。在这样的半导体装置中设有防止对低耐压电路(图3所示的内部电路 104)施加高电压的钳位电路(参照图3)。 图3是现有的半导体装置的电路图。参照图3，现有的半导体装置100具有被施加高电压VDD (例如30V)的 电源端子101、电阻102、钳位电路103以及通过低电压(例如5~6V)驱动的 内部电路104。电源端子101经由电阻102与钳位电路103电连接。电源端子101是被施 加高电压Vdd的端子。电阻102用于控制在钳位电路103中流过的电流。钳位电路103是将多个(图3所述的结构为7个)NPN型双极晶体管 111-1~111-7串联连接的结构。配置在与电阻102最接近的位置的NPN型双极 晶体管111-1的集电极经由电阻102与电源端子101电连接。配置在与电阻102 最远的位置的NPN型双极晶体管111-7的发射极接地。各NPN型双极晶体管 111-1~111-7的基极与各NPN型双极晶体管111-1 111-7的发射极电连接。此 外，NPN型双极晶体管111-l lll-6与相邻的NPN型双极晶体管111-2~111-7 的集电极和基极电连接。上述说明的NPN型双极晶体管111-1~111-7各自具有正向的二极管(由基 极(P)和发射极(N)构成的二极管)的作用。这样结构的钳位电路103根 据NPN型双极晶体管111-1~111-7的基极-发射极之间的电压VBE(通过在NPN 型双极晶体管111-1 111-7中流过电流I而产生的电压)进行钳位，防止对内部电路104施加高电压，防止内部电路104损坏。内部电路104具有基准电压产生电路106和低电压驱动用电路107。基准 电压产生电路106具有N型MOS晶体管113、 114。 N型MOS晶体管113的 漏极与钳位电路103电连接。N型MOS晶体管114的源极接地。N型MOS 晶体管113的栅极与N型MOS晶体管114的栅极电连接。此外，N型MOS 晶体管113、 114的栅极与N型MOS晶体管113的源极、N型MOS晶体管 114的漏极以及低电压驱动用电路107电连接。上述结构的基准电压产生电路106是用于产生基准电压VREF的电路，基 准电压VREF是比在电源端子101施加的高电压VoD低的电压。低电压驱动用电路107在被施加了基准电压Vref时进行驱动。作为公开了与上述说明的现有的半导体装置100的结构类似的结构的专 利文献，例如具有下述的专利文献1。具体地说，专利文献1的图4以及图5 所示的结构与现有的半导体装置100的结构类似。在专利文献1的图4以及图专利文献1特开昭62-49422号公报
技术实现思路
但是，在现有的半导体装置100中，因为具有正向的二极管的功能的NPN 型双极晶体管111-l lll-7的各个电压VBE较小(0.7V)，所以使用多个(图3 所示的结构为7个)NPN型双极晶体管111-1~111-7来构成钳位电路103。因 此，半导体装置100的平面内的钳位电路103的占用面积变大，难以实现半导 体装置IOO的小型化。因此，本专利技术是鉴于该问题而提出的，其目的在于提供一种减小半导体装 置的平面内的钳位电路的占用面积，能够实现半导体装置小型化的半导体装 置。根据本专利技术的一个观点，提供一种半导体装置(10)，该半导体装置(IO) 具有第1电源端子(11),其被施加高电压(VDD1);钳位电路(13)，其与 所述第1电源端子(ll)电连接；以及内部电路(14),其与所述钳位电路(13) 电连接，通过低于所述高电压(VDD1)的电压(Vref)进行驱动，通过双极晶 体管(21)构成所述钳位电路(13)，并且将所述双极晶体管(21)的发射极与所述第1电源端子(11)电连接，将所述双极晶体管(21)的集电极接地， 将所述双极晶体管(21)的基极与所述集电极电连接。根据本专利技术，通过双极晶体管(21)构成钳位电路(13)，并且将双极晶 体管(21)的发射极与第1电源端子(11 )电连接，将双极晶体管(21 )的集 电极接地，将双极晶体管(21)的基极与集电极电连接，由此，可以通过双极 晶体管(21)的反向电压(比正向连接的现有的双极晶体管(111-l lll-7)的 基极-发射极之间的电压VBE大的电压)进行钳位，因而，可以只通过一个双 极晶体管(21)构成钳位电路(13)。由此，半导体装置(10)的平面内的钳 位电路(13)的占用面积变小，所以能够实现半导体装置(10)的小型化。 另外，上述参照符号只不过是参考，本专利技术并不限于图示的方式。 本专利技术通过减小半导体装置的平面内的钳位电路的占用面积，能够实现半 导体装置的小型化。 附图说明图l是本专利技术第1实施方式的半导体装置的电路图。 图2是本专利技术第2实施方式的半导体装置的电路图。 图3是现有的半导体装置的电路图。 符号说明10、 30半导体装置；11、 31电源端子；12电阻；13钳位电路；14内 部电路；16基准电压产生电路；17低电压驱动用电路；21 NPN型双极晶 体管；23、 24 N型MOS晶体管；32高耐压MOS晶体管；VDD1、 VDD2高 电压；Vref基准电压 具体实施例方式然后，根据附图对本专利技术的实施方式进行说明。(第1实施方式)图1是本专利技术第1实施方式的半导体装置的电路图。参照图1，第1实施方式的半导体装置IO具有作为第1电源端子的电源 端子ll、电阻12、钳位电路13以及通过低电压进行驱动的内部电路14。电源端子11是纟皮施加高电压VDD1 (例如30V)的端子。电源端子11经 由电阻12与钳位电路13电连接。电阻12与电源端子11以及钳位电路13电连接。钳位电路13由一个NPN型双极晶体管21构成。NPN型双极晶体管21 的发射极经由电阻12与电源端子11电连接，并且与内部电路14电连接。NPN 型双极晶体管21的集电极接地。NPN型双极晶体管21的基极与NPN型双极 晶体管21的集电极电连接。上述结构的钳位电路13是用于不对内部电路14 施加能使内部电路14损坏那样的高电压的电路。如此，使用NPN型双极晶体管21来构成钳位电路13，并且将NPN型双 极晶体管21的发射极与电源端子11电连接，将NPN型双极晶体管21的集电 极接地，将NPN型双极晶体管21的基极与NPN型双极晶体管21的集电极电 连接，由此，可以通过NPN型双极晶体管21的反向电压(比正向连接的NPN 型双极晶体管21的基极-发射极之间的电压(例如0.7V)大的电压。反向电压 例如可以为6V。)进行钳位，因此，可以只通过一个NPN型双极晶体管21构 成钳位电路13。由此，半导体装置10的平面内的钳位电路13的占用面积变 小，所以能够实现半导体装置10的小型化(具体地说，半导体装置10的平面 方向的尺寸的小型化)。内部电路14具有基准电压产生电路16以及通过低电压(例如5~6V)驱 动的低电压驱动用电路17。基准电压产生电路16与低电压驱动用电路17电 连接。基准电压产生电路16具有N型MOS晶体管23、 24。 N型MOS本文档来自技高网...
【技术保护点】
一种半导体装置，其具有：被施加高电压的第１电源端子、与所述第１电源端子电连接的钳位电路、以及与所述钳位电路电连接，通过比所述高电压低的电压进行驱动的内部电路，其特征在于， 通过双极晶体管构成所述钳位电路，并且将所述双极晶体管的发射极与 所述第１电源端子电连接，将所述双极晶体管的集电极接地，将所述双极晶体管的基极与所述集电极电连接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：山口公一，川越治，
申请(专利权)人：三美电机株式会社，
类型：发明
国别省市：JP[日本]
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