半导体晶片层叠物及其制造方法以及半导体模块技术

本申请涉及半导体晶片层叠物及其制造方法以及半导体模块。一种半导体晶片层叠物包括基底晶片以及层叠在基底晶片上方的芯晶片。基底晶片和芯晶片中的每一个包括：半导体基板；前侧钝化层，其形成于半导体基板的前侧上方；背侧钝化层，其位于半导体基板的背侧上方；通孔，其垂直贯穿半导体基板和前侧钝化层；以及凸块、支撑图案和接合绝缘层，其形成于前侧钝化层上方。凸块、支撑图案和接合绝缘层的顶表面是共面的。凸块与通孔垂直对齐。支撑图案与通孔和凸块间隔开。支撑图案包括在第一方向上彼此平行地延伸的多个第一条和在第二方向上彼此平行地延伸的多个第二条。彼此平行地延伸的多个第二条。彼此平行地延伸的多个第二条。

【技术实现步骤摘要】
半导体晶片层叠物及其制造方法以及半导体模块


[0001]本公开提供了具有支撑图案的半导体晶片、具有该半导体晶片的半导体晶片层叠物、具有该半导体晶片层叠物的半导体模块、制造该半导体晶片的方法以及制造具有该半导体晶片层叠物的半导体模块的方法。

技术介绍

[0002]已经提出了包括层叠的半导体晶片的半导体晶片层叠物和半导体模块。

技术实现思路

[0003]根据本公开的一个方面，一种半导体晶片层叠物包括基底晶片以及层叠在基底晶片上的芯晶片。基底晶片和芯晶片中的每一个包括：半导体基板；第一侧钝化层，其形成于半导体基板的第一侧上方；第二侧钝化层，其位于半导体基板的第二侧上方；通孔，其垂直贯穿半导体基板和第一侧钝化层；以及凸块、支撑图案和接合绝缘层，其形成于第一侧钝化层上方。凸块、支撑图案和接合绝缘层的顶表面是共面的。凸块与通孔垂直对齐。支撑图案与通孔和凸块间隔开。支撑图案包括在第一方向上彼此平行地延伸的多个第一条(bar)和在第二方向上彼此平行地延伸的多个第二条。
[0004]根据本公开的另一方面，一种半导体模块包括：居间体；以及安装在居间体上方的逻辑装置和半导体晶片层叠物。半导体晶片层叠物包括：基底晶片；下芯晶片，其层叠在基底晶片上方；中间芯晶片，其层叠在下芯晶片上方；上芯晶片，其层叠在中间芯晶片上方；以及顶晶片，其层叠在上芯晶片上方。基底晶片和下芯晶片以面对面的方法接合和层叠。中间芯晶片、上芯晶片和顶晶片以面朝下的方法层叠。
[0005]根据本公开的另一方面，一种制造半导体晶片层叠物的方法包括：在半导体基板的第一侧上方形成第一侧钝化层；形成贯穿半导体基板的通孔；在第一侧钝化层上方形成凸块和支撑图案；在第一侧钝化层上方形成接合绝缘层，以围绕凸块和支撑图案；在半导体基板的第二侧上方形成第二侧钝化层，以形成基底晶片、下芯晶片、中间芯晶片和上芯晶片；将下芯晶片以面对面的方法层叠在基底晶片上方；以及将中间芯晶片和上芯晶片以面朝下的方法层叠在下芯晶片上方。
附图说明
[0006]图1是示意性地例示了根据本公开的实施方式的半导体模块的立体图。
[0007]图2A是示意性地例示了根据本公开的实施方式的半导体晶片层叠物的纵截面图。
[0008]图2B是示意性地例示了层叠的半导体晶片的纵截面图。
[0009]图3A是示意性地例示了根据本公开的实施方式的基底晶片的纵截面图。
[0010]图3B是示意性地例示了根据本公开的实施方式的芯晶片的纵截面图。
[0011]图3C是示意性地例示了根据本公开的实施方式的顶晶片的纵截面图。
[0012]图4A至图4F是根据本公开的各种实施方式的半导体晶片的顶视图。
[0013]图5A至图5G例示了根据本公开的实施方式的形成半导体晶片的方法。
[0014]图6是例示了根据本公开的实施方式的形成基底晶片的方法的视图。
[0015]图7A至图7F是例示了根据本公开的实施方式的形成半导体晶片层叠物的方法的图。
具体实施方式
[0016]下面将参照附图更详细地描述本公开的示例性实施方式。然而，本公开可以以不同形式实施并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式使得使本公开将是彻底的和完整的，并将本公开的范围充分传达给本领域技术人员。贯穿本公开，相似的附图标记贯穿本公开的各个附图和实施方式中指代相似的部件。
[0017]将理解，尽管在本文中可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开来。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
[0018]解释元件之间关系的诸如“在
…
之间”、“直接在
…
之间”、“与
…
相邻”、“直接与
…
相邻”之类的其它表述应以相同方式来解释。
[0019]附图并非必须按比例绘制，并且在某些情况下，为了清楚地例示实施方式的特征，可能已经夸大了比例。当第一层被称为在第二层“上”或在基板“上”时，它并非仅指第一层直接形成在第二层上的情况。
[0020]图1是示意性地例示了根据本公开的实施方式的半导体模块100的立体图。参照图1，半导体模块100可以包括设置在居间体10上的逻辑装置20和半导体晶片层叠物40。在实施方式中，半导体模块100可以包括设置在居间体10的中心区域上的逻辑装置20和设置在逻辑装置20两侧的半导体晶片层叠物40。居间体10可以包括硅、陶瓷、预浸料或PCB(印刷电路板)。居间体10可以包括用于电连接逻辑装置20和半导体晶片层叠物40的金属互连件。逻辑装置20可以包括微处理器。半导体晶片层叠物40可以包括垂直层叠的多个半导体晶片41、43a至43c和45。逻辑装置20和半导体晶片层叠物40可以通过居间体10中的电互连件彼此电连接。多个半导体晶片41、43a至43c和45可以分别包括存储器半导体装置。因此，由于半导体模块100包括多个层叠的存储器半导体晶片41、43a至43c和45，所以半导体模块100可以提供大容量存储器。由于半导体模块100包括位于逻辑装置20附近的半导体晶片41、43a至43c和45，因此半导体模块100中逻辑装置20与半导体晶片41、43a至43c和45之间的通信可以高速操作。也就是说，半导体模块100可以提供高带宽存储器(HBM)模块。
[0021]图2A是示意性地例示了根据本公开的实施方式的半导体晶片层叠物40的纵截面图，并且图2B是示意性地例示了层叠的半导体晶片41、43a至43c和45的纵截面图。参照图2A和图2B，半导体晶片层叠物40可以包括安装在居间体10上的基底晶片41、层叠在基底晶片41上的多个芯晶片43a至43c、以及层叠在芯晶片43a至43c上的顶晶片45。
[0022]可以以面对面的方法来层叠基底晶片41和下芯晶片43a。例如，基底晶片41的前侧S1和下芯晶片43的前侧S1可以彼此面对地接合并层叠。基底晶片41的凸块71和下芯晶片43的凸块71可以直接接合。基底晶片41的支撑图案73和下芯晶片43a的支撑图案73可以直接接合。基底晶片41的接合绝缘层67和下芯晶片43a的接合绝缘层67可以直接接合。
[0023]可以以面朝下的方法层叠芯晶片43a至43c。也就是说，芯晶片43a至43c可以接合并层叠为使得前侧S1面朝下且背侧S2面朝上。例如，中间芯晶片43b可以接合并层叠在下芯晶片43a上，使得下芯晶片43a的背侧S2和中间芯晶片43b的前侧S1可以彼此面对。上芯晶片43c可以接合并层叠在中间芯晶片43b上，使得中间芯晶片43b的背侧S2和上芯晶片43c的前侧S1可以彼此面对。因此，下芯晶片43a的通孔62的上端和中间芯晶片43b的凸块71可以彼此直接接合，中间芯晶片43b的通孔62的上端和上芯晶片43c的凸块71可以彼此直接接合，并且上芯晶片43c的通孔本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体晶片层叠物，该半导体晶片层叠物包括：基底晶片；以及芯晶片，所述芯晶片层叠在所述基底晶片上，其中，所述基底晶片和所述芯晶片中的每一个包括：半导体基板；第一侧钝化层，该第一侧钝化层形成于所述半导体基板的第一侧上方；第二侧钝化层，该第二侧钝化层位于所述半导体基板的第二侧上方；通孔，该通孔垂直贯穿所述半导体基板和所述第一侧钝化层；以及凸块、支撑图案和接合绝缘层，该凸块、该支撑图案和该接合绝缘层形成于所述第一侧钝化层上方，其中，所述凸块、所述支撑图案和所述接合绝缘层的顶表面是共面的，其中，所述凸块与所述通孔垂直对齐，其中，所述支撑图案与所述通孔和所述凸块间隔开，并且其中，所述支撑图案包括在第一方向上彼此平行地延伸的多个第一条和在第二方向上彼此平行地延伸的多个第二条。2.根据权利要求1所述的半导体晶片层叠物，其中，所述第一方向垂直于所述第二方向。3.根据权利要求1所述的半导体晶片层叠物，其中，所述芯晶片包括：下芯晶片，该下芯晶片层叠在所述基底晶片上方；中间芯晶片，该中间芯晶片层叠在所述下芯晶片上方；以及上芯晶片，该上芯晶片层叠在所述中间芯晶片上方，其中，所述基底晶片的凸块接合到所述下芯晶片的凸块，其中，所述基底晶片的支撑图案接合到所述下芯晶片的支撑图案，并且其中，所述基底晶片的接合绝缘层接合到所述下芯晶片的接合绝缘层。4.根据权利要求3所述的半导体晶片层叠物，其中，所述下芯晶片的通孔接合到所述中间芯晶片的凸块，其中，所述下芯晶片的第二侧钝化层接合到所述中间芯晶片的支撑图案和接合绝缘层，其中，所述中间芯晶片的通孔接合到所述上芯晶片的凸块，并且其中，所述中间芯晶片的第二侧钝化层与所述上芯晶片的支撑图案和接合绝缘层接触。5.根据权利要求3所述的半导体晶片层叠物，其中，所述第二侧钝化层和所述接合绝缘层包括氮化硅层。6.根据权利要求3所述的半导体晶片层叠物，其中，所述多个第一条和所述多个第二条彼此分开。7.根据权利要求3所述的半导体晶片层叠物，其中，所述多个第一条和所述多个第二条交替布置。8.根据权利要求3所述的半导体晶片层叠物，
其中，所述多个第一条和所述多个第二条以迂回曲折形状彼此连接。9.根据权利要求3所述的半导体晶片层叠物，其中，所述支撑图案包括与每个半导体晶片的边缘相邻的边缘支撑图案和设置在每个所述半导体晶片的中心区域中的中心支撑图案，其中，所述边缘支撑图案具有沿着所述半导体晶片的边缘延伸的线形状，并且其中，所述中心支撑图案具有从所述边缘支撑图案向每个所述半导体晶片的中心区域延伸的条形状或段形状。10.一种半导体模块，该半导体模块包括：居间体；以及逻辑装置和半导体晶片层叠物，该逻辑装置和该半导体晶片层叠物安装在所述居间体上，其中，所述半导体晶片层叠物包括：基底晶片；下芯晶片，该下芯晶片层叠在所述基底晶片上方；中间芯晶片，该中间芯晶片层叠在所述下芯晶片上方；上芯晶片，该上芯晶片层叠在所述中间芯晶片上方；以及顶晶片，该顶晶片层叠在所述上芯晶片上方，其中，所述基底晶片和所述下芯晶片以面对面的方法接合和层叠，并且其中，所述中间芯晶片、所述上芯晶片和所述顶晶片以面朝下的方法层叠。11.根据权利要求10所述的半导体模块，其中，所述基底晶片、所述下芯晶片、所述中间芯晶片和所述上芯晶片中的每一个包括：半导体基板，该半导体基板包括电路；第一侧钝化层，该第一侧钝化层位于所述半导体基板的第一侧上方；第二侧钝化层，该第二侧钝化层位于所述半导体基板的第二侧上方；通孔，该通孔垂直贯穿所述第一侧钝化层和所述半导体基板；凸块和支撑图案，该凸块和该支撑图案位于所述第一侧钝化层上方；以及接合绝缘层，该接合绝缘层形成于所述第一侧钝化层上方以围绕所述凸块和所述支撑图案，其中，所述凸块与所述通孔垂直对齐并电连接到所述半导体基板中的电路，并且其中，所述支撑图案与所述通孔间隔开，以不电连接到所述半导体基板中的所述电路。12.根据权利要求11所述的半导体模块，其中，所述第二侧钝化层和所述接合绝缘层包括相同的材料。13.根据权利要求11所述的半导体模块，其中，所述凸块、所述支撑图案和所述接合绝缘层的顶表面是共面的。14.根据权利要求11所述的半导体模块，其中，所述支撑图案包括在第一方向上延伸的多个第一条和在垂直于所述第一方向的第二方向上延伸的多个第二条。15.根据权利要求11所述的半导体模块，
其中，所述支撑图案包括被设置为与每个半导体晶片的边缘相邻的边缘支撑图案和被设置在每个所述半导体晶片的中心区域中的中心支撑图案，其中，所述边缘支撑图案具有沿着每个所述半导体晶片的边缘延伸的线形状，并且其中，所述中心支撑图案具有从所述边缘支撑图案向每个所述半导体晶片的中心区域延伸的条形状或段形状。16.根据权利要求15所述的半导体模...

【专利技术属性】
技术研发人员：金进雄，李美仙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：