一种高集成度多芯片并联氮化镓半桥功率模块制造技术

本发明专利技术涉及电力电子器件封装集成技术领域，尤其涉及一种高集成度多芯片并联氮化镓半桥功率模块，包括GaN器件、功率回路解耦电容Cin、PCB电路板、DBC板和驱动芯片，GaN器件设置于PCB电路板与DBC板之间；驱动芯片均设置于PCB电路板上；GaN器件包括第一GaN器件S1、第二GaN器件S2、第三GaN器件S3和第四GaN器件S4，第一GaN器件S1和第二GaN器件S2并联形成上半桥；第三GaN器件S3和第四GaN器件S4并联形成下半桥。本发明专利技术利用并联垂直结构降低功率回路和驱动回路的寄生电感，同时通过功率回路和驱动电路的对称设计保证布局对称，实现器件的并联均流效果。流效果。流效果。

【技术实现步骤摘要】
一种高集成度多芯片并联氮化镓半桥功率模块


[0001]本专利技术涉及电力电子器件封装集成
，具体为一种高集成度多芯片并联氮化镓半桥功率模块。

技术介绍

[0002]近年来，以氮化镓(Gallium Nitride，GaN)器件为主的第三代功率半导体器件发展迅猛。相较于传统的硅器件，GaN器件具有更高的工作电压、更高的开关频率、更低的导通电阻等优势，并可与成本极低、技术成熟度极高的硅基半导体集成电路工艺相兼容，在新一代高效率、小尺寸的电力转换与管理系统、电动机车、工业电机等领域具有巨大的发展潜力。
[0003]由于目前生产工艺的限制,目前市场是没有高电流额定值的氮化镓高电子迁移率晶体管(GaN HEMT)。低压E型GaN
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HEMTs在100V器件中的电流容量约为90A，极大地限制了GaN
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HEMTs的推广应用。幸运的是，GaN HEMT具有导通电阻(Rds_on)的正温度特性，这使得并联应用成为可能。正温度特性虽然有利于GaN器件的稳态工作，但如果设计不合理会影响其动态特性进而损坏器件。GaN器件的并联应用存在一些挑战，比如：电路布局的不平衡会影响系统的稳定工作。并联GaN
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HEMTs均流特性与器件的Rds_on和阈值电压(Vth)有关，可以采用并联相同型号的器件避免相关参数的不一致。除此以外，并联运行的主要挑战被认为是功率级和门极驱动电路的各种寄生电感，它们在开关过程中对电流变化率(di/dt)和电压变化率(dv/dt)非常敏感。
[0004]目前针对GaN器件并联模块的寄生电感问题已经提出了一些优化设计的方法策略，包括主功率回路的布局优化、驱动回路的布局优化以及调整端子结构等方式。但改善后的模块的寄生电感仍存在分布不均匀的情况，还有待进一步改善。

技术实现思路

[0005]针对现有技术中存在的问题，本专利技术提供一种高集成度多芯片并联氮化镓半桥功率模块。
[0006]本专利技术是通过以下技术方案来实现：
[0007]一种高集成度多芯片并联氮化镓半桥功率模块，包括GaN器件、功率回路解耦电容Cin、PCB电路板、DBC板和驱动芯片，GaN器件设置于PCB电路板与DBC板之间；驱动芯片均设置于PCB电路板上；
[0008]GaN器件包括第一GaN器件S1、第二GaN器件S2、第三GaN器件S3和第四GaN器件S4，第一GaN器件S1和第二GaN器件S2并联形成上半桥，第一GaN器件S1的漏极和第二GaN器件S2的漏极均与功率回路解耦电容Cin的正极连接，第一GaN器件S1的源极与第二GaN器件S2的源极连接；
[0009]第三GaN器件S3和第四GaN器件S4并联形成下半桥，第三GaN器件S3的漏极和第四GaN器件S4的漏极连接，第三GaN器件S3的源极、第四GaN器件S4的源极和功率回路解耦电容
Cin的负极均与GND连接；
[0010]并联后的第一GaN器件S1的源极与第二GaN器件S2的源极与并联后的第三GaN器件S3的漏极和第四GaN器件S4的漏极连接；
[0011]第一GaN器件S1的栅极、第二GaN器件S2的栅极、第三GaN器件S3的栅极和第四GaN器件的栅极均与驱动芯片的输出端连接。
[0012]优选的，第一GaN器件S1的栅极与驱动芯片之间、第二GaN器件S2的栅极与驱动芯片之间、第三GaN器件S3的栅极与驱动芯片之间和第四GaN器件S4的栅极与驱动芯片之间均连接有开通电阻；开通电阻的阻值为5Ω～10Ω。
[0013]优选的，第一GaN器件S1的栅极与驱动芯片之间、第二GaN器件S2的栅极与驱动芯片之间、第三GaN器件S3的栅极与驱动芯片之间和第四GaN器件S4的栅极与驱动芯片之间均连接有关断电阻；关断电阻与开通电阻并联；关断电阻的阻值为1Ω～2Ω。
[0014]优选的，驱动芯片包括第一芯片和第二芯片，第一GaN器件S1和第二GaN器件S2由第一芯片驱动，第三GaN器件S3和第四GaN器件S4由第二芯片驱动。
[0015]优选的，驱动芯片的输入端还连接有驱动回路解耦电容。
[0016]优选的，驱动回路解耦电容的容值为1μF～10μF。
[0017]优选的，功率回路解耦电容Cin包括多个并联的固定电容。
[0018]优选的，GaN器件的衬底与源极之间设有铜片，铜片焊接于DBC基板和PCB电路板上。
[0019]优选的，铜片的厚度与GaN器件的厚度相同。
[0020]优选的，DBC基板与PCB电路板相对的一侧设有散热器。
[0021]优选的，与现有技术相比，本专利技术具有以下有益效果：
[0022]本专利技术一种高集成度多芯片并联氮化镓半桥功率模块利用并联垂直结构降低功率回路和驱动回路的寄生电感，同时通过功率回路和驱动电路的对称设计保证布局对称，集成了GaN器件、解耦电容和驱动电路，以实现驱动回路寄生电感基本相同，利于实现器件的并联均流效果，具有较高的集成度，可以降低成本并提高功率密度，适合未来功率模块的市场发展。
[0023]GaN器件具有开关速度快的优势，这使得其对于回路寄生电感较为敏感。
[0024]进一步的，使用覆铜陶瓷基板(DBC)连接GaN芯片的源极和衬底保证其导通电阻的稳定，同时将器件的热传导至上方散热器中。
[0025]进一步的，开通电阻和关断电阻的设置是为了保证每个GaN器件设置相同且独立的驱动电阻以实现开关信号的同步性。
[0026]开通电阻的阻值和关断电阻的阻值过小容易产生误开关，过大会增大损耗。
[0027]进一步的，采用一个驱动芯片驱动并联的两个GaN器件，可以保证驱动信号的同时性。
[0028]进一步的，驱动回路解耦电容的容值太小，驱动供电电压不稳定，难以实现可靠驱动；而容值过大，电容的体积也需进一步增大，不利于模块的集成封装。
[0029]进一步的，功率回路解耦电容可以对输入侧起到解耦滤波的作用。因单独电容的引入会增大寄生电阻和电感，故采用多个并联的固定电容组成解耦电容。
[0030]进一步的，铜片的作用是通过PCB和DBC基板上的焊盘将GaN器件衬底和其源极电
气连接，实现电位相同，保证模块工作时器件的导通电阻稳定。
附图说明
[0031]图1为本专利技术的电路示意图。
[0032]图2为本专利技术采用的GaN器件的结构图。
[0033]图3为本专利技术的总体结构分解视图。
[0034]图4为本专利技术的PCB布局顶视图。
[0035]图5为本专利技术的PCB布局底视图。
[0036]图6为本专利技术所使用的PCB+DBC混合封装模块的侧视图。
[0037]图7为本专利技术的模块整体侧视图。
[0038]图8为上半桥或下半桥器件开关瞬态的电流示意图。
[0039]图9为本专利技术驱动回路所使用的并联垂直结构中电流流向示意图。
[0040]图10为本专利技术所设计的寄生本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高集成度多芯片并联氮化镓半桥功率模块，其特征在于，包括GaN器件(9)、功率回路解耦电容Cin(8)、PCB电路板(4)、DBC板和驱动芯片(5)，GaN器件(9)设置于PCB电路板(4)与DBC板之间；驱动芯片(5)均设置于PCB电路板(4)上；GaN器件(9)包括第一GaN器件S1、第二GaN器件S2、第三GaN器件S3和第四GaN器件S4，第一GaN器件S1和第二GaN器件S2并联形成上半桥，第一GaN器件S1的漏极和第二GaN器件S2的漏极均与功率回路解耦电容(8)Cin的正极连接，第一GaN器件S1的源极与第二GaN器件S2的源极连接；第三GaN器件S3和第四GaN器件S4并联形成下半桥，第三GaN器件S3的漏极和第四GaN器件S4的漏极连接，第三GaN器件S3的源极、第四GaN器件S4的源极和功率回路解耦电容Cin(8)的负极均与GND连接；并联后的第一GaN器件S1的源极与第二GaN器件S2的源极与并联后的第三GaN器件S3的漏极和第四GaN器件S4的漏极连接；第一GaN器件S1的栅极、第二GaN器件S2的栅极、第三GaN器件S3的栅极和第四GaN器件的栅极均与驱动芯片(5)的输出端连接。2.根据权利要求1所述的高集成度多芯片并联氮化镓半桥功率模块，其特征在于，第一GaN器件S1的栅极与驱动芯片(5)之间、第二GaN器件S2的栅极与驱动芯片(5)之间、第三GaN器件S3的栅极与驱动芯片(5)之间和第四GaN器件S4的栅极与驱动芯片(5)之间均连接有开通电阻；开通电阻的阻值为5Ω～10Ω。3.根据权利要求...

【专利技术属性】
技术研发人员：王来利，王振宇，齐志远，姚乙龙，温浚铎，张轶凡，孔航，汪岩，甘永梅，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：