集成电路系统和用于形成包括存储器单元串的存储器阵列的方法技术方案

一种集成电路系统包括存储器阵列，所述存储器阵列包括有包括横向间隔的存储器块的存储器单元串，所述横向间隔的存储器块个别地包括有包括交替的绝缘性阶层和导电性阶层的第一竖直堆叠。存储器单元串包括延伸穿过所述绝缘性阶层和所述导电性阶层的沟道材料串。所述导电性阶层个别地包括水平伸长的导电线。第二竖直堆叠在所述第一竖直堆叠旁边。所述第二竖直堆叠包括上部部分和下部部分。所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层。所述下部部分包括在导体阶层的导体材料正上方的最下部绝缘体阶层。所述最下部绝缘体阶层包括含固体碳和含氮材料。紧邻阶层在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方。所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料。公开包含方法的其它实施例。其它实施例。其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】集成电路系统和用于形成包括存储器单元串的存储器阵列的方法


[0001]本文中所公开的实施例涉及集成电路系统和用于形成包括存储器单元串的存储器阵列的方法。

技术介绍

[0002]存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)和存取线(其也可称为字线)向存储器单元进行写入或从中进行读取。感测线可沿着阵列的列导电性地互连存储器单元，且存取线可沿着阵列的行导电性地互连存储器单元。每一存储器单元可通过感测线和存取线的组合被唯一地寻址。
[0003]存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在没有电力的情况下将数据存储很长一段时间。非易失性存储器被常规地指定为具有至少约10年的保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元都被配置成以至少两种不同可选状态保留或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
[0004]场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电性源极/漏极区，其间具有半导电性沟道区。导电性栅极邻近于沟道区且通过薄栅极绝缘体与沟道区分离。向栅极施加合适的电压会允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，极大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如作为栅极绝缘体和导电性栅极之间的栅极构造的部分的可以可逆地编程的电荷存储区。
[0005]快闪存储器是一种类型的存储器，且在现代计算机和装置中具有众多用途。举例来说，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代常规的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中流行，这是因为快闪存储器使制造商能够在新通信协议变得标准化时支持所述新通信协议，且使制造商能够提供远程地升级装置以增强特征的能力。
[0006]NAND可为集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常被称为NAND串)。NAND架构可以三维布置而配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可以可逆地编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
[0007]存储器阵列可以存储器页、存储器块和部分块(例如子块)及存储器平面而布置，
例如如美国专利申请公开第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地界定竖直堆叠的存储器单元的个别字线阶层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的端或边缘处的所谓“阶梯状结构”中发生。阶梯结构包含个别“梯阶”(被替代地称为“梯级”或“阶梯”)，其界定个别字线的接触区，在所述接触区上竖向延伸的导电性通孔接触以提供对字线的电存取。
附图说明
[0008]图1是根据本专利技术的实施例的处理中衬底的一部分的图解横截面图且穿过图2中的线1
‑
1被截取。
[0009]图2是穿过图1中的线2
‑
2截取的图解横截面图。
[0010]图3到23是根据本专利技术的一些实施例的处理中的图1和2的构造或其各部分的图解依序截面图、展开图、放大图和/或部分视图。
具体实施方式
[0011]本专利技术的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，所述存储器阵列例如NAND阵列或可具有至少某一阵列下外围控制电路系统(例如阵列下CMOS)的其它存储器单元的阵列。本专利技术的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本专利技术的实施例还涵盖现有的或未来开发的包括存储器阵列的集成电路系统，所述存储器阵列包括独立于制造方法的存储器单元串，例如包括NAND架构。首先参考图1至23描述了实例方法实施例，其可被视为“后栅极”或“替换栅极”，且从图1和2开始。
[0012]图1和2展示具有阵列或阵列区域12的构造10，在所述阵列或阵列区域中将形成晶体管和/或存储器单元的竖向延伸串。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电或绝缘性/绝缘体/绝缘(即，本文中在电学上)材料中的任何一或多个的基底衬底11。各种材料已竖向地形成于基底衬底11之上。材料可在图1和2所描绘的材料旁边、从其竖向地向内或从其竖向地向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部的某处。还可制造用于操作存储器单元竖向延伸串的阵列(例如阵列12)内的组件的控制和/或其它外围电路系统，且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，还可相对于彼此独立地、相继地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可被视为阵列。
[0013]在一些实施例中，并且如所展示，包括导体材料17的导体阶层16已形成于衬底11上方。作为实例，导体材料17包括上部导体材料43(例如n型或p型导电掺杂多晶硅)，其处于具有与上部导体材料43不同的组成物的下部导体材料44(例如，WSi
x
)正上方(例如直接抵靠所述下部导体材料)。导体阶层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取及写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。
[0014]堆叠18*的下部部分18L已形成于衬底11和导体阶层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直
交替的导电性阶层22*和绝缘性阶层20*，其中阶层22*的材料具有与阶层20*的材料不同的组成物。堆叠18*包括横向间隔的存储器块区58，所述存储器块区将包括已完成电路系统构造中的横向间隔的存储器块58。在此文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可被视为纵向伸长和定向，例如沿着方向55。存储器块区58可能在此处理点处不可辨别。
[0015]导电性阶层22*(替代地称为第一阶层)可不包括导电材料，且绝缘性阶层20*(替代地称为第二阶层)可不包括绝缘性材料或在结合在此初始地描述的“后栅极”或“替换栅极”实例方法实施例处理时是绝缘性的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如直接抵靠所述导体材料)的第二阶层20*中的最下部第二阶层20z。最下部第二阶层20z为牺牲的且包括含固体碳本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体阶层；在所述导体阶层上方形成将包括竖直交替的第一阶层及第二阶层的堆叠的下部部分，所述堆叠包括横向间隔的存储器块区，所述第一阶层的材料具有与所述第二阶层的材料不同的组成物，所述第一阶层中的最下部第一阶层包括牺牲材料；所述第二阶层中的最下部第二阶层：在所述最下部第一阶层下方；为牺牲的；及包括具有与所述牺牲材料的组成物不同的组成物的含固体碳和含氮材料；在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一阶层和第二阶层，且形成沟道材料串，所述沟道材料串穿过所述上部部分中的所述第一阶层和所述第二阶层延伸到所述下部部分中的所述最下部第一阶层；将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一阶层中的所述牺牲材料；穿过所述沟槽从所述最下部第一阶层各向同性地蚀刻所述牺牲材料；在所述各向同性蚀刻之后移除所述最下部第二阶层；及在移除所述最下部第二阶层之后，将导电性材料形成在所述最下部第一阶层中，所述导电性材料将所述个别沟道材料串中的所述沟道材料和所述导体阶层的所述导体材料直接电耦合在一起。2.根据权利要求1所述的方法，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅。3.根据权利要求2所述的方法，其中所述掺杂碳的氮化硅的碳含量为1到30原子百分比。4.根据权利要求3所述的方法，其中所述掺杂碳的氮化硅的所述碳含量为5到25原子百分比。5.根据权利要求4所述的方法，其中所述掺杂碳的氮化硅的所述碳含量为10到15原子百分比。6.根据权利要求1所述的方法，其中所述含固体碳和含氮材料包括C3N4。7.根据权利要求1所述的方法，其中相对于所述含固体碳和含氮材料选择性地进行所述各向同性蚀刻，且相对于所述含固体碳和含氮材料在至少5:1的选择性下选择性地进行所述各向同性蚀刻。8.根据权利要求1所述的方法，其中所述移除包括穿过所述沟槽的各向同性蚀刻。9.根据权利要求8所述的方法，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅，其所述各向同性蚀刻包括：使用干式蚀刻化学物质从所述掺杂碳的氮化硅移除碳；及在使用所述干式蚀刻化学物质之后，使用水性蚀刻化学物质蚀刻所述氮化硅。10.根据权利要求1所述的方法，其包括直接抵靠着所述导体阶层的所述导体材料的顶部形成所述导电性材料。11.根据权利要求1所述的方法，其中所述牺牲材料包括多晶硅。12.根据权利要求11所述的方法，其中所述多晶硅是未掺杂的。
13.根据权利要求1所述的方法，其中所述导体阶层的所述导体材料包括在下部导体材料正上方的上部导体材料，所述上部导体材料和所述下部导体材料具有彼此不同的组成物，所述导电性材料具有与所述上部导体材料相同的组成物。14.根据权利要求13所述的方法，其中所述相同组成物包括导电掺杂多晶硅。15.根据权利要求1所述的方法，其包括：在所述最下部第一阶层正上方形成次最下部第二阶层；及在所述各向同性蚀刻之后移除所述次最下部第二阶层。16.根据权利要求15所述的方法，其中所述次最下部第二阶层包括所述含固态碳和含氮材料，在所述移除最下部第二阶层期间发生所述次最下部第二阶层的所述移除。17.根据权利要求1所述的方法，其中，所述堆叠包括第一竖直堆叠，且进一步包括在所述第一竖直堆叠旁边的第二竖直堆叠，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层，所述下部部分包括：在导体阶层的导体材料正上方的最下部绝缘体阶层，所述最下部绝缘体阶层包括含固体碳和含氮材料；在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方的紧邻阶层，所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料；及具有其最下部绝缘体阶层和其紧邻阶层的所述第二竖直堆叠保持在所述存储器阵列的已完成构造中。18.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体阶层；在所述导体阶层上方形成将包括竖直交替的第一阶层和第二阶层的堆叠的下部部分，所述堆叠包括横向间隔的存储器块区，所述第一阶层的材料具有与所述第二阶层的材料不同的组成物；所述下部部分包括：在所述导体材料正上方的所述第二阶层...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：