三维半导体存储器件以及包括其的电子系统技术方案

本发明专利技术公开了一种三维半导体存储器件和包括该三维半导体存储器件的电子系统。该三维半导体存储器件包括基板和在基板上的堆叠结构。该堆叠结构包括：在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；穿透第一块并接触基板的垂直沟道结构；以及穿透第二块和基板的贯穿通路结构。每个第一块在第二方向上的宽度等于第二块在第二方向上的宽度。第二块在第二方向上的宽度。第二块在第二方向上的宽度。

【技术实现步骤摘要】
三维半导体存储器件以及包括其的电子系统


[0001]本公开涉及三维半导体存储器件和具有该三维半导体存储器件的电子系统，具体地，涉及包括垂直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法以及包括该非易失性三维半导体存储器件的电子系统。

技术介绍

[0002]对于电子系统中的数据存储，可能需要能够存储大量数据的半导体器件。为了满足消费者对高数据存储容量、优良性能和低成本的需求，可能需要半导体器件的更高集成。在二维或平面半导体器件的情况下，由于它们的集成很大程度上由单位存储单元占据的面积决定，所以集成可能大大地受精细图案形成技术的水平影响。然而，可能需要昂贵的工艺设备来增大图案的精细度，并可能对增大二维或平面半导体器件的集成设定了实际限制。因此，已经提出了包括三维排列的存储单元的三维半导体存储器件。

技术实现思路

[0003]本专利技术构思的一实施方式提供了一种具有改善的电特性和可靠性的三维半导体存储器件以及一种能够简化制造三维半导体存储器件的工艺的方法。
[0004]本专利技术构思的一实施方式提供了一种包括该三维半导体存储器件的电子系统。
[0005]根据本专利技术构思的一实施方式，一种三维半导体存储器件可以包括：基板；在基板上的堆叠结构，其中该堆叠结构包括在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及提供在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；垂直沟道结构，穿透第一块并接触基板；以及穿透第二块和基板的贯穿通路结构。每个第一块在第二方向上的宽度可以等于第二块在第二方向上的宽度。
[0006]根据本专利技术构思的一实施方式，一种三维半导体存储器件可以包括：第一基板；包括在第一基板上的外围电路晶体管的外围电路结构；在外围电路结构上的第二基板；在第二基板上的堆叠结构，该堆叠结构包括在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；第一分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；第二分隔结构，在第一方向上贯穿每个第一块的内部；垂直沟道结构，在穿透第一块的垂直沟道孔中并接触第二基板；贯穿通路结构，穿透第二块和第二基板并电连接到外围电路晶体管中的相应外围电路晶体管；在贯穿通路结构周围延伸的贯穿通路间隔物；以及电连接到垂直沟道结构和贯穿通路结构的位线。堆叠结构中的第一分隔结构可以在第二方向上具有均匀的节距，第二块可以在第二方向上与第二分隔结构间隔开。
[0007]根据本专利技术构思的一实施方式，一种电子系统可以包括三维半导体存储器件以及电连接到三维半导体存储器件并配置为控制三维半导体存储器件的控制器。该三维半导体存储器件可以包括：基板；在基板上的堆叠结构，该堆叠结构包括在第一方向上延伸并在与
第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；穿透第一块并接触基板的垂直沟道结构；穿透第二块和基板的贯穿通路结构；以及在堆叠结构上的输入/输出焊盘。控制器可以通过输入/输出焊盘电连接到三维半导体存储器件，并且每个第一块在第二方向上的宽度可以等于第二块在第二方向上的宽度。
附图说明
[0008]图1是示出根据本专利技术构思的一实施方式的包括三维半导体存储器件的电子系统的示意图。
[0009]图2是示意性示出包括根据本专利技术构思的一实施方式的三维半导体存储器件的电子系统的透视图。
[0010]图3和图4是分别沿着图2的线I
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I'和II
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II'截取的剖视图，以示出包括根据本专利技术构思的一实施方式的三维半导体存储器件的半导体封装。
[0011]图5A和图5B是示出根据本专利技术构思的一实施方式的三维半导体存储器件的平面图。
[0012]图6是示出根据本专利技术构思的一实施方式的三维半导体存储器件的一部分(例如图5A的A)的放大平面图。
[0013]图7A和图7B是分别沿着图6的线I
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I'截取的剖视图，以示出根据本专利技术构思的一实施方式的三维半导体存储器件。
[0014]图8是示出根据本专利技术构思的一实施方式的三维半导体存储器件的一部分(例如图7A或图7B的B)的放大剖视图。
[0015]图9是示出根据本专利技术构思的一实施方式的三维半导体存储器件的平面图。
[0016]图10、图11、图12、图13和图14是分别沿着图6的线I
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I'截取的剖视图，以示出根据本专利技术构思的一实施方式的制造三维半导体存储器件的方法。
[0017]图15是示出包括根据本专利技术构思的一实施方式的三维半导体存储器件的电子系统的示意图。
[0018]图16是示出包括根据本专利技术构思的一实施方式的三维半导体存储器件的半导体封装的剖视图。
具体实施方式
[0019]现在将参照附图更全面地描述本专利技术构思的示例实施方式，在附图中示出示例实施方式。
[0020]图1是示出根据本专利技术构思的一实施方式的包括三维半导体存储器件的电子系统的示意图。
[0021]参照图1，电子系统1000可以包括三维半导体存储器件1100和电连接到三维半导体存储器件1100的控制器1200。电子系统1000可以是包括一个或更多个三维半导体存储器件1100的存储器装置或者包括这样的存储器装置的电子设备。例如，电子系统1000可以是在其中提供至少一个三维半导体存储器件1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。
[0022]三维半导体存储器件1100可以是非易失性存储器件(例如，下面将描述的三维NAND闪存器件)。三维半导体存储器件1100可以包括第一区域1100F和在第一区域1100F上的第二区域1100S。术语第一、第二、第三等可以在这里仅用于将一个元件、层或区域与另一个元件、层或区域区别开。在一实施方式中，第一区域1100F可以设置在第二区域1100S旁边。第一区域1100F可以是外围电路区域，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储单元区域，其包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2以及在位线BL和公共源极线CSL之间的存储单元串CSTR。
[0023]在第二区域1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施方式，第一晶体管LT1和LT2的数量以及第二晶体管UT1和UT2的数量可以各种各样地改变。
[0024]在一实施方式中，第一晶体管LT1和LT2可以包括接地选择晶体管，第二晶体管UT1和UT2可以包括串选择晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：基板；在所述基板上的堆叠结构，所述堆叠结构包括在第一方向上延伸并在与所述第一方向交叉的第二方向上排列的第一块以及在所述第一块之间的第二块；分隔结构，在所述第一方向上延伸并在所述第二方向上布置在所述第一块之间以及在所述第一块和所述第二块之间；垂直沟道结构，穿透所述第一块并接触所述基板；以及贯穿通路结构，穿透所述第二块和所述基板，其中每个所述第一块在所述第二方向上的第一宽度等于所述第二块在所述第二方向上的第二宽度。2.根据权利要求1所述的器件，其中所述第二块没有所述垂直沟道结构，并在所述第二方向上与所述垂直沟道结构间隔开且所述分隔结构之一在所述第二块和所述垂直沟道结构之间。3.根据权利要求1所述的器件，其中每个所述第一块在所述第二方向上与所述贯穿通路结构间隔开且所述分隔结构之一在所述第一块和所述贯穿通路结构之间。4.根据权利要求1所述的器件，进一步包括位线，所述位线在所述堆叠结构上、在所述第二方向上延伸并电连接到所述第一块的所述垂直沟道结构和所述第二块的所述贯穿通路结构。5.根据权利要求1所述的器件，其中所述第一块和所述第二块分别包括交替堆叠的层间电介质层和栅电极。6.根据权利要求5所述的器件，进一步包括在所述贯穿通路结构周围延伸的贯穿通路间隔物，其中所述贯穿通路结构与所述栅电极间隔开，且所述贯穿通路间隔物在所述贯穿通路结构和所述栅电极之间。7.根据权利要求1所述的器件，其中所述第二块包括在所述第一块之间的多个第二块。8.根据权利要求7所述的器件，其中所述多个第二块在所述第二方向上彼此间隔开，且所述分隔结构之一在所述多个第二块之间。9.根据权利要求7所述的器件，其中所述多个第二块在所述第二方向上具有相同的宽度。10.根据权利要求1所述的器件，其中每个所述分隔结构包括第一部分和在所述第一部分上的第二部分，以及所述第一部分在所述第二方向上的宽度小于所述第二部分在所述第二方向上的宽度。11.根据权利要求1所述的器件，其中在所述第二方向上的所述第一宽度和所述第二宽度中的每个是2500nm至2800nm。12.一种三维半导体存储器件，包括：第一基板；外围电路结构，包括在所述第一基板上的外围电路晶体管；在所述外围电路结构上的第二基板；在所述第二基板上的堆叠结构，所述堆叠结构包括在第一方向上延伸并在与所述第一
方向交叉的第二方向上排列的第一块以及在所述第一块之间的第二块；第一分隔结构，在所述第一方向上延伸并在所述第二方向上布置在所述第一块之间以及在所述第一块和所述第二块之间；第二分隔结构，在所述第一方向上贯穿所述第一块的相应内部；垂直沟道结构，在穿透所述第一块的垂直沟道孔中并与所述第二基板接触；贯穿通路结构，穿透所述第二块和所述第二基板并电连接到所述外围电路晶体管中的相应...

【专利技术属性】
技术研发人员：金承允，金森宏治，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：