【技术实现步骤摘要】
三维存储器及其制备方法
[0001]本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。
技术介绍
[0002]在常规的三维存储器中，用于控制信号进出存储阵列的外围电路可包括高压电路、低压电路以及超低压电路等。
[0003]在一些传统的三维存储器制备工艺中，外围电路通常单独集成在一片晶圆上，然而，随着三维存储器的结构不断向着高层数高密度发展，外围电路晶圆的面积越来越成为一个决定三维存储器整体尺寸的关键性因素。
[0004]因而，如何在不影响三维存储器结构性能及产品良率的前提下，有效缩小三维存储器的整体尺寸是目前亟待解决的问题。
技术实现思路
[0005]本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。
[0006]本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域；在所述初始衬底的、除所述第一区域之外的部分形成凹槽，并在所述凹槽...
【技术保护点】
【技术特征摘要】
1.一种制备三维存储器的方法，其特征在于，所述方法包括：在初始衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域；在所述初始衬底的、除所述第一区域之外的部分形成凹槽，并在所述凹槽内形成第一叠层结构；在所述第一叠层结构和所述外围电路上形成第二叠层结构；以及形成贯穿所述第一叠层结构和所述第二叠层结构的沟道结构。2.根据权利要求1所述的方法，其中所述第一填充层包括第一初始填充层和第二初始填充层，其特征在于，在所述第一区域内形成外围电路，并采用所述第一填充层覆盖所述第一区域包括：在所述第一区域内形成外围电路；采用所述第一初始填充层覆盖所述第一区域；分别形成与所述外围电路的源区、漏区和栅极结构电连通的第一接触、第二接触和第三接触；以及采用所述第二初始填充层覆盖所述第一初始填充层。3.根据权利要求2所述的方法，其中所述存储器包括沟道结构、栅极间隙结构和台阶结构，其特征在于，通过形成所述沟道结构、所述栅极间隙结构和所述台阶结构过程中所产生的热量对位于所述源区和所述漏区的导电杂质进行退火。4.根据权利要求1所述的方法，其中所述第一叠层结构和所述第二叠层结构共同构成所述存储器的叠层结构，所述叠层结构包括存储阵列区和台阶区，其特征在于，所述存储阵列区用于形成所述沟道结构，所述台阶区位于所述存储阵列区的周缘；以及所述台阶区包括第一台阶区和第二台阶区，至少部分所述第一台阶区位于所述外围电路的上方。5.根据权利要求2所述的方法，其特征在于，在形成所述沟道结构之后，所述方法还包括形成虚拟沟道结构和形成所述外围电路的导电接触，形成所述虚拟沟道结构和所述导电接触的方法包括：在所述外围电路的上方形成与所述第一接触、所述第二接触和所述第三接触中的任一个正对的第一虚拟沟道结构；以及在所述第一虚拟沟道结构内形成贯穿其中的所述导电接触的第一部分，所述第一部分与所述第一接触、所述第二接触和所述第三接触中的任一个电连通。6.根据权利要求5所述的方法，其特征在于，所述第一虚拟沟道结构包括第一虚拟沟道孔；所述第一填充层还包括阻隔层，所述阻隔层位于所述第一初始填充层与所述第二初始填充层之间，并覆盖所述第一接触的顶面、所述第二接触的顶面和所述第三接触的顶面；以及形成所述第一虚拟沟道孔的处理停止于所述阻隔层。7.根据权利要求1所述的方法，其特征在于，在所述凹槽内形成第一叠层结构包括：采用介质叠层共形覆盖所述凹槽的内壁和所述第一填充层的表面；以及在所述凹槽内的剩余部分中形成所述第一叠层结构。
8.根据权利要求7所述的方法，其特征在于，所述介质叠层包括依次形成的第一阻隔介质层、第一半导体层、第二阻隔介质层以及第二半导体层，以及所述沟道结构贯穿所述叠层结构并延伸至所述介质叠层中，所述沟道结构包括沟道孔和依次设置于所述沟道孔内壁的功能层和沟道层，在形成所述沟道结构之后，所述方法还包括：去除部分所述初始衬底以及部分所述介质叠层，以暴露所述功能层延伸至所述介质叠层中的部分，并至少保留所述第一半导体层位于所述第一填充层的表面的部分以及所述第二半导体层；去除暴露的所述功能层以暴露与其对应的所述沟道层；以及在所述第二半导体层的表面...
【专利技术属性】
技术研发人员：张坤，陈亮，周文犀，王迪，薛磊，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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