半导体器件及包括其的数据存储系统技术方案

本公开提供了一种半导体器件及包括其的数据存储系统。半导体器件包括在下部结构上的上部结构。上部结构包括包含栅极层的堆叠结构、穿透堆叠结构的垂直存储器结构、电连接到垂直存储器结构并在堆叠结构下方的位线、以及电连接到垂直存储器结构并在堆叠结构上的导电图案。垂直存储器结构包括绝缘核心区、在绝缘核心区上电连接到导电图案的第一焊盘图案、在绝缘核心区的侧表面和第一焊盘图案的侧表面上的电介质结构、以及沟道层。沟道层包括接触电介质结构的第一部分以及从第一部分延伸并且在第一焊盘图案的下表面和绝缘核心区的上表面之间的第二部分。上表面之间的第二部分。上表面之间的第二部分。

【技术实现步骤摘要】
半导体器件及包括其的数据存储系统


[0001]本公开的示例实施方式涉及一种半导体器件和包括其的数据存储系统。

技术介绍

[0002]需要用于在需要数据存储的电子系统中存储高容量数据的半导体器件。因此，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的一种方法，已经提出了包括三维排列的存储器单元而不是二维排列的存储器单元的半导体器件。

技术实现思路

[0003]根据一实施方式，一种半导体器件包括：下部结构，包括基板和在基板上的外围电路；以及在下部结构上的上部结构，其中上部结构包括包含层间绝缘层和栅极层的堆叠结构、穿透堆叠结构的垂直存储器结构、在堆叠结构下方电连接到垂直存储器结构的位线、在堆叠结构上电连接到垂直存储器结构的导电图案、覆盖导电图案的上部绝缘层、以及在上部绝缘层上的覆盖绝缘层，其中垂直存储器结构包括绝缘核心区、在绝缘核心区上电连接到导电图案的第一焊盘图案、在绝缘核心区的侧表面和第一焊盘图案的侧表面上的电介质结构、以及在绝缘核心区与电介质结构之间以及绝缘核心区与第一焊盘图案之间的沟道层，其中沟道层包括接触电介质结构的第一部分以及从第一部分延伸并在第一焊盘图案的下表面和绝缘核心区的上表面之间的第二部分。
[0004]根据一实施方式，一种半导体器件包括：下部结构，包括基板和在基板上的外围电路；以及上部结构，在下部结构上接合到下部结构，其中上部结构包括：包括层间绝缘层和栅极层的堆叠结构；穿透堆叠结构的垂直存储器结构；位线，在堆叠结构下方电连接到垂直存储器结构；栅极接触插塞，接触栅极层的焊盘区并且在栅极层下方；源极接触插塞和输入/输出接触插塞，与栅极层间隔开并且具有在比栅极层当中的最上面的栅极层的水平高的水平上的上表面以及在比栅极层当中的最下面的栅极层的水平低的水平上的下表面；第一导电图案，在比堆叠结构的水平高的水平上电连接到垂直存储器结构和源极接触插塞；第二导电图案，在与第一导电图案的水平相同的水平上电连接到输入/输出接触插塞；覆盖第一导电图案和第二导电图案的上部绝缘层；在上部绝缘层上的覆盖绝缘层；以及输入/输出图案，穿透覆盖绝缘层和上部绝缘层并且电连接到第二导电图案，其中垂直存储器结构包括绝缘核心区、至少覆盖绝缘核心区的侧表面的沟道层、在比最上面的栅极层的水平高的水平上接触沟道层的第一焊盘图案、接触第一焊盘图案和沟道层的电介质结构、以及在绝缘核心区下方接触沟道层的第二焊盘图案，其中绝缘核心区与第一焊盘图案间隔开，其中电介质结构包括第一电介质层、第二电介质层以及在第一电介质层和第二电介质层之间的数据存储层，其中第二电介质层包括接触沟道层的部分和接触第一焊盘图案的部分，并且与第二焊盘图案间隔开。
[0005]根据一实施方式，一种数据存储系统包括：包括输入/输出图案的半导体器件；以
及控制器，通过输入/输出图案电连接到半导体器件并控制半导体器件，其中半导体器件包括：下部结构，包括基板和在基板上的外围电路；以及上部结构，在下部结构上接合到下部结构，其中上部结构包括：包括层间绝缘层和栅极层的堆叠结构；穿透堆叠结构的垂直存储器结构；位线，在堆叠结构下方电连接到垂直存储器结构；栅极接触插塞，接触栅极层的焊盘区并在栅极层下方；源极接触插塞和输入/输出接触插塞，与栅极层间隔开，并且具有在比栅极层当中的最上面的栅极层的水平高的水平上的上表面以及在比栅极层当中的最下面的栅极层的水平低的水平上的下表面；第一导电图案，在比堆叠结构的水平高的水平上电连接到垂直存储器结构和源极接触插塞；第二导电图案，在与第一导电图案的水平相同的水平上电连接到输入/输出接触插塞；覆盖第一导电图案和第二导电图案的上部绝缘层；以及在上部绝缘层上的覆盖绝缘层，其中输入/输出图案穿透覆盖绝缘层和上部绝缘层并电连接到第二导电图案，其中垂直存储器结构包括绝缘核心区、至少覆盖绝缘核心区的侧表面的沟道层、在比最上面的栅极层的水平高的水平上接触沟道层的第一焊盘图案、接触第一焊盘图案和沟道层的电介质结构、以及在绝缘核心区下方的第二焊盘图案，其中电介质结构包括第一电介质层、第二电介质层以及在第一电介质层和第二电介质层之间的数据存储层，其中第二电介质层包括接触沟道层的部分和接触第一焊盘图案的部分，并且与第二焊盘图案间隔开。
附图说明
[0006]通过参照附图详细描述示例实施方式，特征对于本领域技术人员将变得明显，附图中：
[0007]图1、图2A和图2B是示出根据一示例实施方式的半导体器件的图；
[0008]图2C是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0009]图3A是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0010]图3B是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0011]图3C是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0012]图4是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0013]图5是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0014]图6、图7、图8是示出半导体器件的修改示例的图；
[0015]图9是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0016]图10是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0017]图11是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0018]图12是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0019]图13是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0020]图14、图15A和图15B是示出半导体器件的修改示例的图；
[0021]图16是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0022]图17是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0023]图18是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0024]图19、图20A和图20B是示出半导体器件的修改示例的图；
[0025]图21是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0026]图22是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0027]图23是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0028]图24是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0029]图25、图26A和图26B是示出半导体器件的修改示例的图；
[0030]图27是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0031]图28是示出半导体器件的修改示例的放大图，示出了半导体器件的一部分；
[0032]图29是示出半导体器件的修改示例的放大图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：下部结构，包括基板和在所述基板上的外围电路；以及在所述下部结构上的上部结构，其中：所述上部结构包括包含层间绝缘层和栅极层的堆叠结构、穿透所述堆叠结构的垂直存储器结构、电连接到所述垂直存储器结构并且在所述堆叠结构下方的位线、电连接到所述垂直存储器结构并且在所述堆叠结构上的导电图案、覆盖所述导电图案的上部绝缘层、以及在所述上部绝缘层上的覆盖绝缘层，所述垂直存储器结构包括绝缘核心区、电连接到所述导电图案且在所述绝缘核心区上的第一焊盘图案、在所述绝缘核心区的侧表面和所述第一焊盘图案的侧表面上的电介质结构、以及在所述绝缘核心区与所述电介质结构之间以及所述绝缘核心区与所述第一焊盘图案之间的沟道层，以及所述沟道层包括接触所述电介质结构的第一部分以及从所述第一部分延伸并在所述第一焊盘图案的下表面和所述绝缘核心区的上表面之间的第二部分。2.如权利要求1所述的半导体器件，其中所述沟道层包括接触所述第一焊盘图案的所述下表面和所述绝缘核心区的所述上表面的硅层。3.如权利要求1所述的半导体器件，其中：所述电介质结构包括第一电介质层、第二电介质层以及在所述第一电介质层和所述第二电介质层之间的数据存储层，以及所述电介质结构接触所述第一焊盘图案的所述侧表面。4.如权利要求3所述的半导体器件，其中所述数据存储层在比所述栅极层当中的最上面的栅极层的水平高的水平上具有弯曲部分。5.如权利要求1所述的半导体器件，其中：所述沟道层包括未掺杂区、以及在所述未掺杂区上的接触所述第一焊盘图案的第一掺杂区，所述第一掺杂区和所述第一焊盘图案具有相同的导电类型，所述栅极层包括多个下部栅电极、多个上部栅电极以及在所述多个下部栅电极和所述多个上部栅电极之间的多个中间栅电极，所述第一掺杂区面向所述多个上部栅电极中的至少一个的至少一部分，以及所述未掺杂区面向所述多个中间栅电极。6.如权利要求5所述的半导体器件，其中：所述沟道层还包括在所述未掺杂区下方的第二掺杂区，以及所述第二掺杂区面向所述多个下部栅电极中的至少一个的至少一部分。7.如权利要求6所述的半导体器件，其中：面向所述第一掺杂区的、所述多个上部栅电极中的所述至少一个是上部擦除控制栅电极，以及面向所述第二掺杂区的、所述多个下部栅电极中的所述至少一个是下部擦除控制栅电极。8.如权利要求6所述的半导体器件，还包括将所述位线电连接到所述垂直存储器结构并且在所述位线和所述垂直存储器结构之间的位线柱，其中：
所述垂直存储器结构还包括在所述绝缘核心区下方并接触所述沟道层的所述第二掺杂区的第二焊盘图案，所述第二焊盘图案接触所述位线柱，以及所述第一焊盘图案和所述第二焊盘图案包括具有N型导电性的硅。9.如权利要求1所述的半导体器件，其中：所述第一焊盘图案延伸到所述导电图案中，以及所述导电图案覆盖所述第一焊盘图案的所述侧表面的至少一部分和所述第一焊盘图案的上表面。10.如权利要求1所述的半导体器件，还包括在所述层间绝缘层当中的最上面的层间绝缘层与所述导电图案之间的缓冲层，其中：所述缓冲层覆盖所述第一焊盘图案的所述侧表面的至少一部分，以及所述电介质结构包括延伸到所述缓冲层和所述第一焊盘图案之间的区域的部分。11.如权利要求1所述的半导体器件，其中：所述栅极层包括多个下部栅电极、多个上部栅电极以及在所述多个下部栅电极和所述多个上部栅电极之间的多个中间栅电极，所述多个中间栅电极包括字线，以及所述垂直存储器结构的侧表面在所述多个上部栅电极和所述多个中间栅电极之间具有弯曲部分。12.如权利要求11所述的半导体器件，其中所述垂直存储器结构具有倾斜的侧表面，使得其宽度在比所述弯曲部分的水平高的水平上向上减小。13.如权利要求1所述的半导体器件，其中：所述垂直存储器结构穿透所述堆叠结构并向上延伸，以及所述第一焊盘图案在比所述堆叠结构的水平高的水平上。14.如权利要求13所述的半导体器件，其中所述第一焊盘图案具有第一侧表面和第二侧表面，所述第一侧表面倾斜使得所述第一焊盘图案的宽度向上增加，所述第二侧表面在比所述第一侧表面的水平高的水平上，从所述第一侧表面延伸，并且倾斜使得所述第一焊盘图案的宽度向上减小。15.如权利要求13所述的半导体器件，其中：所述电介质结构还包括插置在所述第一焊盘图案和所述堆叠结构之间的部分，所述电介质结构包括第一电介质层、第二电介质层以及在所述第一电介质层和所述第二电介质层之间的数据存储层，所述第二电介质层接触所述第一焊盘图案的所述下表面的一部分，以及所述数据存储层和所述第一电介质层与所述第一焊盘图案间隔开。16.一种半导体器件，包括：下部结构，包括基板和在所述基板上的外围电路；以及上部结构，在所述下部结构上接合到所述下部结构，其中：所述上部结构包括：包括层间绝缘层和栅极层的堆叠结构；穿透所述堆叠结构的垂直存储器结构；
位线，电连接到所述垂直存储器结构，并且在所述堆叠结构下方；栅极接触插塞，接触所述栅极层的焊盘区，并且在所述栅极层下方；源极接触插塞和输入/输出接触插塞，与所述栅极...

【专利技术属性】
技术研发人员：金庆东，姜书求，金森宏治，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：