本申请提供一种三维快闪存储器装置，如三维与门快闪存储器(3D AND Flash memory)装置。所述三维快闪存储器装置包括基板、一导电层、三维快闪存储器阵列以及贯通阵列导电结构。所述基板包括存储单元区以及无源元件区。所述导电层形成于基板上，且所述导电层包括：设置于存储单元区的第一线路以及设置于无源元件区的无源元件的第二线路。所述三维快闪存储器阵列则形成于存储单元区的所述第一线路上。所述贯通阵列导电结构分别形成在设置于无源元件区的所述无源元件的所述第二线路上并连接所述第二线路的至少一端。连接所述第二线路的至少一端。连接所述第二线路的至少一端。
【技术实现步骤摘要】
三维快闪存储器装置
[0001]本专利技术是有关于一种快闪存储器的技术，且特别是有关于一种三维(three dimensional，3D)快闪存储器装置。
技术介绍
[0002]非易失性存储器(例如快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器。
[0003]随着工艺技术、电路设计以及程序设计算法的发展，存储器装置的尺寸已大幅缩小，以便取得更高的集成度。然而，由于工艺上的限制，传统平面式存储器装置的尺寸已经无法符合尺寸微缩的需求。
[0004]因此，目前研发三维快闪存储器装置来解决上述平面式存储器所遭遇的问题。三维(3D)快闪存储器装置架构包括三维快闪存储器阵列和周边元件。另外，三维快闪存储器装置中还包括一些无源元件，如电容器或电阻器等。这些无源元件一般是在完成三维快闪存储器阵列的制作后，再制作在其上方。
[0005]然而，上述无源元件通常需要额外的光掩膜工艺，导致制造成本增加，且增加缺陷形成的几率，而影响芯片的良率。
[0006]公开内容
[0007]本专利技术提供一种三维快闪存储器装置，能将无源元件与三维快闪存储器阵列整合在相同层，以减少光掩膜工艺，并因此降低制造成本与缺陷形成的几率。
[0008]本专利技术的三维快闪存储器装置，包括基板、一导电层、三维快闪存储器阵列以及贯通阵列导电结构(Through
‑
array
‑
via，TAV)。所述基板包括存储单元区以及无源元件区。所述导电层形成于基板上，且所述导电层包括：设置于存储单元区的第一线路以及设置于无源元件区的无源元件的第二线路。所述三维快闪存储器阵列则形成于存储单元区的所述第一线路上。所述贯通阵列导电结构分别形成于无源元件区的所述第二线路上并连接所述第二线路的至少一端。
[0009]本专利技术的另一种三维快闪存储器装置包括基板、一导电层、三维快闪存储器阵列以及贯通阵列导电结构(TAV)。所述基板包括存储单元区以及无源元件区。所述导电层形成于基板上，且所述导电层包括：设置于无源元件区的无源元件的线路以及设置于存储单元区的蚀刻中止层。所述三维快闪存储器阵列则形成于存储单元区的所述蚀刻中止层上，其中所述三维快闪存储器阵列包括叠层结构以及多个柱结构。所述叠层结构包括交替设置的多层绝缘层以及多层栅极层。所述柱结构则贯穿所述叠层结构。每个柱结构包括绝缘柱、位于绝缘柱的两侧并延伸至蚀刻中止层的表面的源极柱与漏极柱、环绕源极柱与漏极柱且与源极柱与漏极柱接触的通道层以及电荷储存层。所述电荷储存层环绕所述通道层且与叠层结构的多层栅极层接触。所述贯通阵列导电结构分别形成于无源元件区的所述线路上并连接所述线路的至少一端。
[0010]本专利技术的三维与非门快闪存储器装置包括基板、一导电层、三维反与非门快闪存
储器阵列以及贯通阵列导电结构(TAV)。所述基板包括存储单元区以及无源元件区。所述导电层形成于基板上，且所述导电层包括：设置于无源元件区的无源元件的线路以及设置于存储单元区的源极线。所述三维与非门快闪存储器阵列则形成于存储单元区的所述源极线。所述贯通阵列导电结构分别形成于无源元件区的所述线路上并连接所述线路的至少一端。
[0011]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下
附图说明
[0012]图1是依照本专利技术的第一实施例的一种三维快闪存储器装置的剖面示意图。
[0013]图2A是图1中的一种无源元件的俯视示意图。
[0014]图2B是图1中的另一种无源元件的俯视示意图。
[0015]图3A是依照本专利技术的第二实施例的一种三维快闪存储器(3D Flash memory)装置的剖面示意图。
[0016]图3B是图3A的三维快闪存储器阵列的等效电路图。
[0017]图4A是图3A中的一种无源元件的俯视示意图。
[0018]图4B是图3A中的另一种无源元件的俯视示意图。
[0019]图5A至图5H是第二实施例的三维与门快闪存储器装置的制造流程的剖面示意图。
[0020]图6是依照本专利技术的第三实施例的一种三维与非门(NAND)快闪存储器装置的剖面示意图。
[0021]附图标记说明
[0022]100：基板
[0023]102：导电层
[0024]104、300：三维快闪存储器阵列
[0025]106、620：贯通阵列导电结构
[0026]110：存储单元区
[0027]112：第一线路
[0028]114、304、508、604：叠层结构
[0029]116、306、606：柱结构
[0030]120：无源元件区
[0031]122：第二线路
[0032]130：互补式金属氧化物半导体
[0033]200、400：电阻器
[0034]202a、202b、206a、206b：环状结构
[0035]204、404：电容器
[0036]302：蚀刻中止层
[0037]308、502、608、618：绝缘层
[0038]310、318、610：栅极层
[0039]312：绝缘柱
[0040]314：通道层
[0041]316、614：电荷储存层
[0042]320、622：势垒层
[0043]402、502a、502b、510：开口
[0044]500、524：内连线
[0045]504：多晶硅层
[0046]506：牺牲层
[0047]512、616：绝缘材料
[0048]514：切口
[0049]516：侧向开口
[0050]518、ILD1、ILD2：介电层
[0051]520、602：中央开口
[0052]522：贯通孔
[0053]600：三维与非门快闪存储器阵列
[0054]612：通道柱
[0055]BLn、BLn+1：位元线
[0056]D：漏极柱
[0057]d1、d2：直径
[0058]PD：无源元件
[0059]S：源极柱
[0060]SL、SLn、SLn+1：源极线
[0061]VC1：垂直通道
[0062]WLn、WLn+1：字线
具体实施方式
[0063]以下内容提供许多不同的实施方式或实施例，用于实施本专利技术的不同特征。而且，这些实施例仅为示范例，并不用来限制本专利技术的范围与应用。再者，为了清楚起见，各区域或结构元件的相对尺寸(如长度、厚度、间距等)及相对位置可能缩小或放大。另外，在各附图中使用相似或相同的元件符号表示相似或相同元件或特征。
[0064]图1是依照本专利技术的第一实施例的一种三维快闪存储器装置的剖面示意图。
[0065]请参照图1，本实施例的三维快本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种三维快闪存储器装置，包括：基板，包括存储单元区以及无源元件区；一导电层，形成于所述基板上，所述导电层包括：设置于所述存储单元区的第一线路以及设置于所述无源元件区的无源元件的第二线路；三维快闪存储器阵列，形成于所述存储单元区的所述第一线路上；以及多个贯通阵列导电结构，分别形成在设置于所述无源元件区的所述无源元件的所述第二线路上并连接所述第二线路的至少一端。2.根据权利要求1所述的三维快闪存储器装置，其中所述三维快闪存储器阵列为三维与门快闪存储器阵列，且所述第一线路为所述三维与门快闪存储器阵列中的源极柱与漏极柱底部的蚀刻中止层。3.根据权利要求1所述的三维快闪存储器装置，其中所述三维快闪存储器阵列为三维与非门快闪存储器阵列，且所述第一线路为所述三维与非门快闪存储器阵列中的源极线。4.根据权利要求1所述的三维快闪存储器装置，其中所述无源元件包括电容器或电阻器。5.根据权利要求1所述的三维快闪存储器装置，其中所述无源元件的所述第二线路包括蛇型线路或指叉状线路。6.根据权利要求1所述的三维快闪存储器装置，其中所述第二线路的所述至少一端为环状结构，且所述贯通阵列导电结构还穿过所述环状结构的中央开口连至下端元件。7.一种三维快闪存储器装置，包括：基板，包括存储单元区以及无源元件区；一导电层，形成于所述基板上，所述导电层包括：设置于所述无...
【专利技术属性】
技术研发人员：梁立言，叶腾豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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