具有环绕式外基极的晶体管制造技术

本公开涉及半导体结构，更具体地说，涉及具有环绕式外基极的晶体管和制造方法。该结构包括：衬底；集电极区，其位于衬底内；发射极区，其位于衬底上方并且包括基于单晶硅的材料；内基极，其位于发射极区下方并且包括半导体材料；以及外基极，其围绕发射极并且位于内基极上方。上方。上方。

【技术实现步骤摘要】
具有环绕式外基极的晶体管


[0001]本公开涉及半导体结构，更具体地说，涉及具有环绕式外基极的晶体管和制造方法。

技术介绍

[0002]异质结双极型晶体管(HBT)是一种双极结型晶体管(BJT)，其使用不同的半导体材料作为发射极和基极区或集电极和基极区，从而形成异质结。HBT用在功率放大器和蜂窝应用等中，并要求低集电极
‑
基极电容(Ccb)、低基极电阻(Rb)、高截止频率(fT/fMAX)和高击穿电压(BVceo)。然而，当前的用于制造HBT的集成方案可能导致高Ccb(寄生电容)和高Rb，这是双极技术中的一个问题，因为它限制了用于改善的fT/fMAX的器件缩放。

技术实现思路

[0003]在本公开的一方面，一种结构包括：衬底；集电极区，其位于所述衬底内；发射极区，其位于所述衬底上方并且包括基于单晶硅的材料；内基极，其位于所述发射极区下方并且包括半导体材料；以及外基极，其围绕所述发射极并且位于所述内基极上方。
[0004]在本公开的一方面，一种结构包括：集电极区，其位于衬底内；升高的内基极，其位于所述衬底上方；发射极，其位于所述升高的内基极上方并包括单晶半导体材料；绝缘体材料，其位于所述发射极的侧壁上；外基极，其围绕所述发射极和所述升高的内基极并包括单晶半导体材料，所述外基极通过所述绝缘体材料与所述发射极分隔；以及硅化物，其位于所述外基极上方。
[0005]在本公开的一方面，一种方法包括：形成位于衬底内的集电极区；形成位于所述衬底上方并包括基于单晶硅的材料的发射极区；形成位于所述发射极区下方并包括半导体材料的内基极；以及形成围绕所述发射极并位于所述内基极上方的外基极。
附图说明
[0006]在下面的详细描述中，通过本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
[0007]图1示出了根据本公开的一些方面的除其他特征之外的具有集电极区的衬底以及相应的制造工艺。
[0008]图2示出了根据本公开的一些方面的除其他特征之外的位于衬底上的帽层和硬掩模以及相应的制造工艺。
[0009]图3示出了根据本公开的一些方面的除其他特征之外的位于硬掩模上的半导体材料以及相应的制造工艺。
[0010]图4示出了根据本公开的一些方面的除其他特征之外的发射极区以及相应的制造工艺。
[0011]图5示出了根据本公开的一些方面的除其他特征之外的围绕发射极区的间隔物以
及相应的制造工艺。
[0012]图6示出了根据本公开的一些方面的除其他特征之外的围绕发射极区的外基极以及相应的制造工艺。
[0013]图7示出了根据本公开的一些方面的除其他特征之外的位于外基极和发射极区上的硅化物和到硅化物的接触以及相应的制造工艺。
具体实施方式
[0014]本公开涉及半导体结构，更具体地说，涉及具有环绕式外(extrinsic)基极的晶体管和制造方法。更具体地说，晶体管是异质结双极型晶体管，其具有环绕式外基极和位于外基极上的硅化物。有利地，环绕式外基极环绕内(intrinsic)基极并允许用于硅化物和欧姆接触形成的更高表面积，从而导致与常规的集成方案相比较低的R
B
(例如，与常规的集成方案相比低大约17％的较低的R
B
)和较高的F
MAX
(例如，与常规的集成方案相比高大约10％的较高的F
MAX
)。
[0015]在实施例中，晶体管是异质结双极型晶体管，其具有位于内基极上方的环绕式外基极。环绕式外基极(和硅化物)可以被设置在内基极上方并围绕发射极区。在实施例中，环绕式外基极包括外延生长的Si材料，以及发射极包括例如Si的单晶半导体材料。外基极也可以是其他半导体材料，例如SiGe。外基极的硅化物也可以环绕外基极。内基极可以是包括SiGe材料的升高的(raised)内基极。
[0016]本公开的晶体管可以使用多种不同的工具，以多种方式来制造。然而，通常，使用方法和工具形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的晶体管的方法(即，技术)。例如，这些结构建立在晶片上，并在晶片顶部上借助光刻工艺图案化的材料膜中实现。特别地，晶体管的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。
[0017]图1示出了除其他特征之外的具有集电极区的衬底以及相应的制造工艺。更具体地说，图1结构10包括包含半导体材料的衬底12。在实施例中，衬底12可以是绝缘体上半导体(SOI)衬底或由任何合适的材料构成的体衬底，该合适的材料包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI族化合物半导体。衬底12可以是具有任何合适的晶体取向(例如(100)、(110)、(111)或(001)晶体取向)的单晶衬底。
[0018]仍参考图1，集电极区14可以设置在衬底12内。例如，集电极区14可以掩埋在衬底12内(例如，掩埋集电极)，并且可以包括N+掺杂的注入物。在实施例中，n型掺杂剂可以是例如砷(As)、磷(P)和Sb，以及其他合适的示例。
[0019]集电极区14可以通过将一浓度的掺杂剂引入到衬底12中的离子注入工艺形成。例如，在离子注入工艺中，可以使用图案化的注入掩模来限定暴露于注入的选定区域。注入掩模可以包括一层光敏材料，例如有机光致抗蚀剂，其通过旋涂工艺施加、然后进行预烘烤、暴露在通过光掩模投射的光、在曝光后烘烤并用化学显影剂进行显影。每个注入掩模具有足以阻止掩蔽区域接收一剂量的注入离子的厚度和阻止能力。
[0020]深沟槽隔离结构16和浅沟槽隔离结构18可以形成在衬底12中。深沟槽隔离结构16和浅沟槽隔离结构18可以通过单独的光刻、蚀刻和沉积工艺形成。例如，将在衬底12上形成
的抗蚀剂暴露于能量(光)下以形成图案(开口)。例如反应离子蚀刻(RIE)的具有选择性化学(chemistry)的蚀刻工艺将被用来将图案从光致抗蚀剂转移到衬底12，以在衬底12内形成一个或多个沟槽。在通过常规氧灰化工艺或其他已知的剥离剂去除抗蚀剂之后，可以通过例如化学气相沉积(CVD)工艺的任何常规沉积工艺在沟槽内沉积绝缘体材料(例如，基于氧化物的材料)。衬底12的表面上的任何残留绝缘体材料可通过常规化学机械抛光(CMP)工艺来去除。
[0021]可以在浅沟槽隔离结构18之间在衬底12中形成多个阱20。在实施例中，阱20可以通过如本文已经描述的离子注入工艺形成。作为示例，阱20可以是N+掺杂阱。N型掺杂剂可以是例如As或Ph。阱20可用于电连接(例如直接接触)到例如集电极区14的掩埋n+阱。
[0022]在图2中，可以在衬底12上形成帽层22和硬掩模24。在实施例中，帽层22可以是SiO2并且硬掩模24可以是SiN，这两者都是使用诸如CVD之类的任何常规沉积方法来毯式沉积的。穿过帽层2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：衬底；集电极区，其位于所述衬底内；发射极区，其位于所述衬底上方并且包括基于单晶硅的材料；内基极，其位于所述发射极区下方并且包括半导体材料；以及外基极，其围绕所述发射极并且位于所述内基极上方。2.根据权利要求1所述的结构，还包括：位于所述外基极上并围绕所述发射极区和所述内基极的硅化物。3.根据权利要求2所述的结构，其中，所述内基极包括升高的内基极，并且所述硅化物和所述外基极环绕所述升高的内基极。4.根据权利要求1所述的结构，其中，所述外基极包括Si材料。5.根据权利要求4所述的结构，其中，所述外基极包括P
+
掺杂的单晶硅材料。6.根据权利要求1所述的结构，其中，所述外基极包括SiGe材料。7.根据权利要求1所述的结构，还包括：将所述发射极区与所述外基极分隔的间隔物。8.根据权利要求7所述的结构，其中，所述外基极位于未掺杂的半导体材料的顶部上。9.根据权利要求8所述的结构，其中，所述发射极区位于所述未掺杂的半导体区的顶部上。10.根据权利要求9所述的结构，其中，所述未掺杂的半导体区位于所述内基极的所述半导体材料的顶部上。11.根据权利要求10所述的结构，其中，所述内基极的所述半导体材料包括SiGe材料。12.根据权利要求1所述的结构，其中，所述硅化物和所...

【专利技术属性】
技术研发人员：蔡新树，陈学深，V，
申请(专利权)人：格芯新加坡私人有限公司，
类型：发明
国别省市：