三维集成装置及其制造方法制造方法及图纸

本发明专利技术涉及一种三维集成装置及其制造方法。所述制造方法中，利用第一载片晶圆形成晶圆级互连层，再在所述晶圆级互连层上接合设定数量的目标芯片，并通过晶圆重塑层进行晶圆重塑，进而接合第二载片晶圆以移除第一载片晶圆，在暴露的所述晶圆级互连层的第一表面接合封装基板，所述晶圆级互连层能够采用工艺能力较强的晶圆尺度半导体工艺形成，能够提供晶圆范围内灵活的高密度互连，在目标芯片之间可形成大范围高连接密度，且工艺难度以及制造成本较低。所述三维集成装置可通过上述制造方法形成。成。成。

【技术实现步骤摘要】
三维集成装置及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种三维集成装置及一种三维集成装置的制造方法。

技术介绍

[0002]通过减小晶体管尺寸来提高集成度的微细化技术已趋于极限，在这种背景下，目前已提出的三维集成技术将半导体器件的多个构成要素分别作为目标芯片(芯粒，die)单独制造之后再组合，使各个目标芯片电性连接，连接后得到的整体作为一个大芯片进行工作。该三维集成技术中，各个目标芯片可以根据其功能采用不同微细化程度工艺制造，与依赖微细化的传统技术相比，在成品率和成本上更占优势。
[0003]为了在目标芯片之间形成较高的连接密度，一种现有工艺将目标芯片采用微凸块(microbumps)连接技术集成到另外制造的再布线基板或中介基板(interposer)上，再将减薄后的再布线基板或者中介基板集成到封装基板上，但是，单独制造中介基板或者再布线基板导致整体成本较高，而且目标芯片之间的连接密度受限于微凸块的工艺极限，仍然有待提高；另一种现有工艺中，先在封装基板上集成一提供局部高连接密度的模块，再将多个目标芯片集成到该封装基板上，但是，在封装基板上集成所述提供局部高连接密度的模块的工艺难度大，并且仅可以提供局部高连接密度，限制了设计的灵活性。

技术实现思路

[0004]为了可以在目标芯片之间形成大范围高连接密度，同时降低工艺难度以及制造成本，本专利技术提供一种三维集成装置及一种三维集成装置的制造方法。
[0005]一方面，本专利技术提供一种三维集成装置的制造方法，所述制造方法包括：在第一载片晶圆表面形成晶圆级互连层，所述晶圆级互连层包括与所述第一载片晶圆相对的第一表面、与所述第一表面相背的第二表面、以及在所述第一表面和所述第二表面之间依次堆叠且电连接的第一电连接结构、多层互连结构和第二电连接结构；在所述晶圆级互连层的第二表面接合设定数量的目标芯片，所述目标芯片与所述第二电连接结构电连接；在所述晶圆级互连层的第二表面和所述目标芯片上覆盖晶圆重塑层；在所述晶圆重塑层表面接合第二载片晶圆，并移除所述第一载片晶圆，露出所述晶圆级互连层的第一表面；以及，将封装基板与所述晶圆级互连层的第一表面接合，所述封装基板表面的电路与所述第一电连接结构电连接。
[0006]可选地，所述制造方法还包括：在所述封装基板的远离所述晶圆级互连层的一侧形成焊料凸块，所述焊料凸块与所述封装基板内的电路连接；以及移除所述第二载片晶圆。
[0007]可选地，各所述目标芯片包括衬底和形成于所述衬底正面的电子元器件，在所述晶圆级互连层的第二表面接合所述目标芯片时，使所述衬底的正面一侧与所述晶圆级互连层的第二表面接合。
[0008]可选地，所述晶圆级互连层包括形成于所述第一载片晶圆上的底部介质层，所述
第一电连接结构包括穿通所述底部介质层的至少一个导电柱。
[0009]可选地，所述导电柱的材料包括Ti、TiN、Ta、TaN、Cu、Ni、Al、Fe、Ti、Cr、Au、Ag、Pd以及Pt中的至少一种。
[0010]可选地，所述晶圆级互连层包括形成于所述第一电连接结构上的层间介质层，所述多层互连结构包括形成于所述层间介质层中的至少两个再布线层以及连接相邻所述再布线层的接触插塞。
[0011]可选地，所述晶圆级互连层包括形成于所述多层互连结构上的顶部介质层，所述第二电连接结构包括形成于所述顶部介质层中的多个第一金属键合垫；各所述目标芯片表面形成有第二金属键合垫，在所述晶圆级互连层的第二表面接合所述目标芯片时，使所述第二金属键合垫与相应的所述第一金属键合垫键合连接。
[0012]一方面，本专利技术提供一种三维集成装置，所述三维集成装置包括封装基板、晶圆级互连层、设定数量的目标芯片以及晶圆重塑层；所述晶圆级互连层包括第一表面、与所述第一表面相背的第二表面、以及在所述第一表面和所述第二表面之间依次堆叠且电连接的第一电连接结构、多层互连结构和第二电连接结构，其中，所述封装基板与所述晶圆级互连层的第一表面接合，所述封装基板表面的电路与所述第一电连接结构电连接；所述设定数量的目标芯片接合于所述晶圆级互连层的第二表面且与所述第二电连接结构电连接；所述晶圆重塑层覆盖所述晶圆级互连层的第二表面和所述目标芯片。
[0013]可选地，所述三维集成装置还包括焊料凸块，所述焊料凸块形成于所述封装基板远离所述晶圆级互连层的一侧，所述焊料凸块与所述封装基板内的电路连接。
[0014]可选地，各所述目标芯片包括单层芯片或者叠层芯片。
[0015]本专利技术提供的三维集成装置的制造方法中，利用第一载片晶圆形成晶圆级互连层，再在所述晶圆级互连层上接合设定数量的目标芯片，并通过晶圆重塑层进行晶圆重塑，进而接合第二载片晶圆以移除第一载片晶圆，在暴露的所述晶圆级互连层的第一表面接合封装基板，所述晶圆级互连层能够采用工艺能力较强的晶圆尺度半导体工艺形成，能够提供晶圆范围内灵活的高密度互连，在目标芯片之间可形成大范围高连接密度，且工艺难度以及制造成本较低。
[0016]本专利技术提供的三维集成装置包括堆叠并互连的封装基板、晶圆级互连层以及目标芯片，所述晶圆级互连层为晶圆尺度，能够采用工艺能力较强的晶圆尺度半导体工艺形成，在目标芯片之间可形成大范围高连接密度，工艺难度以及制造成本较低。
附图说明
[0017]图1是本专利技术一实施例的三维集成装置的制造方法的流程示意图。
[0018]图2A至图2J是本专利技术一实施例的三维集成装置的制造方法的多个步骤的截面示意图。
具体实施方式
[0019]以下结合附图和多个具体的实施例对本专利技术的三维集成装置及其制造方法作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。应当理解，说明书的附图采用了非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例。
说明书中的术语“第一”及“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
[0020]本专利技术实施例公开一种三维集成装置的制造方法。所述三维集成装置包括形成高密度互连的设定数量(例如两个以上)的目标芯片。相较于
技术介绍
所述的前一种现有工艺，本专利技术实施例公开的制造方法在成本降低的同时能够实现目标芯片之间超高密度互连，相对于
技术介绍
所述的后一种现有工艺，本专利技术实施例公开的制造方法便于提供晶圆范围内全区域的超高密度互连，并且，相对于两种现有工艺，本专利技术实施例公开的制造方法的工艺难度和制造成本较低。
[0021]以下结合图1和图2A至图2J对本专利技术实施例中的三维集成装置的制造方法进行说明。
[0022]图2A是一实施例中在第一载片晶圆10上形成第一电连接结构后的剖面示意图。参照图2A，根据本专利技术一实施例，获取第一载片晶圆10，以利用其制作晶圆级互连层。第一载片晶圆10具有晶圆级尺寸，例如为硅晶圆。在制作所述晶圆级互连层之前，为了便于后续移除第一载片晶圆10，在第一载片晶圆10表面可先形成一介质膜1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维集成装置的制造方法，其特征在于，包括：在第一载片晶圆表面形成晶圆级互连层，所述晶圆级互连层包括与所述第一载片晶圆相对的第一表面、与所述第一表面相背的第二表面、以及在所述第一表面和所述第二表面之间依次堆叠且电连接的第一电连接结构、多层互连结构和第二电连接结构；在所述晶圆级互连层的第二表面接合设定数量的目标芯片，所述目标芯片与所述第二电连接结构电连接；在所述晶圆级互连层的第二表面和所述目标芯片上覆盖晶圆重塑层；在所述晶圆重塑层表面接合第二载片晶圆，并移除所述第一载片晶圆，露出所述晶圆级互连层的第一表面；以及将封装基板与所述晶圆级互连层的第一表面接合，所述封装基板表面的电路与所述第一电连接结构电连接。2.如权利要求1所述的制造方法，其特征在于，还包括：在所述封装基板的远离所述晶圆级互连层的一侧形成焊料凸块，所述焊料凸块与所述封装基板内的电路连接；以及移除所述第二载片晶圆。3.如权利要求1所述的制造方法，其特征在于，各所述目标芯片包括衬底和形成于所述衬底正面的电子元器件，在所述晶圆级互连层的第二表面接合所述目标芯片时，使所述衬底的正面一侧与所述晶圆级互连层的第二表面接合。4.如权利要求1所述的制造方法，其特征在于，所述晶圆级互连层包括形成于所述第一载片晶圆上的底部介质层，所述第一电连接结构包括穿通所述底部介质层的至少一个导电柱。5.如权利要求4所述的制造方法，其特征在于，所述导电柱的材料包括Ti、TiN、Ta、TaN、Cu、Ni、Al、Fe、Ti、Cr、Au...

【专利技术属性】
技术研发人员：胡胜，孙鹏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：