半导体器件及其制造方法技术

公开了一种形成导电部件的改进方法和由该方法形成的半导体器件。在实施例中，方法包括形成延伸穿过第一介电层的金属线，金属线电耦合到晶体管；在金属线上选择性地沉积牺牲材料；在第一介电层上方并邻近牺牲材料选择性地沉积第一介电材料；在第一介电材料上方选择性地沉积第二介电材料；去除牺牲材料以形成暴露金属线的第一凹槽；以及形成位于第一凹槽中并且电耦合到金属线的金属通孔。本发明专利技术的实施例还提供了半导体器件及其制造方法。还提供了半导体器件及其制造方法。还提供了半导体器件及其制造方法。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术的实施例涉及半导体
，更具体地，涉及半导体器件及其制造方法。

技术介绍

[0002]半导体器件被用于各种电子应用，例如诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在半导体衬底上形成电路组件和元件来制造半导体器件。
[0003]半导体行业通过不断减小最小部件尺寸来不断提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多元件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。

技术实现思路

[0004]根据本专利技术的实施例的一个方面，提供了一种制造半导体器件的方法，包括：形成延伸穿过第一介电层的金属线，其中，金属线电耦合到晶体管；在金属线上方选择性地沉积牺牲材料；在第一介电层上方并且邻近牺牲材料选择性地沉积第一介电材料；在第一介电材料上方选择性地沉积第二介电材料；去除牺牲材料以形成暴露金属线的第一凹槽；以及形成位于第一凹槽中并且电耦合到金属线的金属通孔。
[0005]根据本专利技术的实施例的另一个方面，提供了一种制造半导体器件的方法，包括：在第一介电层中形成第一导电部件，其中，第一导电部件电耦合到晶体管；在第一介电层上方选择性地沉积第一介电材料；在第一导电部件上方并且邻近第一介电材料选择性地沉积牺牲材料；在第一介电材料上方选择性地沉积第二介电材料，其中，第一介电材料的第一介电常数小于第二介电材料的第二介电常数；在第二介电材料、第一介电材料和第一导电部件上方沉积第二介电层；蚀刻第二介电层以形成第一凹槽；以及形成位于第一凹槽中并且电耦合到晶体管的第二导电部件。
[0006]根据本专利技术的实施例的对了一个方面，提供了一种半导体器件，包括：第一介电层，位于半导体衬底上；金属线，延伸穿过第一介电层并且电耦合到晶体管；第二介电层，沿着第一介电层的第一顶表面延伸；第三介电层，沿着第二介电层的相对侧壁和第二顶表面延伸；第四介电层，沿着第三介电层的第三顶表面延伸；以及金属通孔，延伸穿过第四介电层和第三介电层，其中，金属通孔电耦合到金属线，其中，金属通孔沿着第三介电层的第三顶表面延伸，其中，第三介电层将第二介电层与金属通孔分离。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1示出了根据一些实施例的纳米结构场效应晶体管(纳米结构FET)的三维视图
的示例。
[0009]图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图26C、图26D、图27A、图27B、图28A、图28B、图28C、图28D、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A、图36B、图37A、图37B、图38A、图38B、图39A、图39B、图40A、图40B、图41A和图41B是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
具体实施方式
[0010]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0011]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0012]各种实施例提供了用于在介电层中形成金属线和金属通孔以及由其形成的半导体器件的改进方法。方法包括在下面的金属线上选择性地沉积牺牲材料，以及选择性地沉积邻近牺牲材料并且位于下面的介电层上方的第一介电材料。在一些实施例中，使用等离子体工艺修整牺牲材料。第二介电材料选择性地沉积在与牺牲材料相邻的第一介电材料上。在一些实施例中，第二介电层沉积在牺牲材料、第一介电材料和第二介电材料上方，蚀刻穿过第二介电层以形成暴露牺牲材料的第一凹槽，并且选择性地去除牺牲材料以形成暴露下面的金属线的第二凹槽。在一些实施例中，选择性地去除牺牲材料，第二介电层沉积在下面的金属线、第一介电材料和第二介电材料上方，并且蚀刻穿过第二介电层以形成暴露下面的金属线的第三凹槽。金属通孔形成在第二凹槽、第一凹槽和第三凹槽中。在一些实施例中，将第一介电材料选择性地沉积在下面的介电层上方，然后邻近第一介电材料和在下面的金属线上方沉积牺牲材料，修整牺牲材料，并且邻近牺牲材料和在第一介电材料上方沉积第二介电材料。使用上述沉积和蚀刻工艺的选择性工艺有助于确保金属通孔和金属线之间的最大接触，并减少金属通孔在金属线上的未对准，从而减少电阻
‑
电容(RC)延迟，减少电迁移(EM)可靠性问题、减少时间相关的介电击穿(TDDB)、减少器件缺陷并改进器件性能。此外，第二介电材料可以形成在低介电常数材料上方，这可以用于降低寄生电容，进一步改进器件性能。
[0013]以下在包括纳米结构FET的管芯的特定上以下中描述实施例。然而，各种实施例可以应用于包括其他类型的晶体管(例如鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯来代替纳米结构FET或与纳米结构FET组合。
[0014]图1在三维视图中示出了纳米结构FET的示例(例如纳米线FET、纳米片FET(Nano
‑
FET)、多桥沟道FET(MBCFET)、全环栅FET(GAA FET)、纳米带FET等)。纳米结构FET包括在衬底50(例如半导体衬底)上的鳍66上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括：形成延伸穿过第一介电层的金属线，其中，所述金属线电耦合到晶体管；在所述金属线上方选择性地沉积牺牲材料；在所述第一介电层上方并且邻近所述牺牲材料选择性地沉积第一介电材料；在所述第一介电材料上方选择性地沉积第二介电材料；去除所述牺牲材料以形成暴露所述金属线的第一凹槽；以及形成位于所述第一凹槽中并且电耦合到所述金属线的金属通孔。2.根据权利要求1所述的方法，还包括在选择性地沉积所述第一介电材料之后回蚀刻所述牺牲材料，其中，所述第二介电材料沿着所述第一介电材料的顶表面和侧表面沉积。3.根据权利要求2所述的方法，其中，使用氧等离子体回蚀刻所述牺牲材料。4.根据权利要求2所述的方法，其中，所述牺牲材料至少部分地沉积在所述第一介电层上，并且其中，通过回蚀刻所述牺牲材料来去除在所述第一介电层上延伸的所述牺牲材料的部分。5.根据权利要求1所述的方法，还包括：在所述第二介电材料和所述牺牲材料上方沉积第二介电层；以及在去除所述牺牲材料之前蚀刻所述第二介电层。6.根据权利要求1所述的方法，还包括：在去除所述牺牲材料之后，在所述第二介电材料、所述第一介电材料和所述金属线上方沉积第二介电层；以及在形成所述金属通孔之前蚀刻所述第二介电层。7.根据权利要求1所述的方法，其中，使用氧等离子体去除所述...

【专利技术属性】
技术研发人员：王伟任，王仁宏，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：