半导体器件制造技术

提供了一种能够提高器件的性能和可靠性的半导体器件。该半导体器件包括：栅极结构，该栅极结构包括栅电极和在栅电极的上表面上的栅极覆盖图案；在栅极结构的至少一侧上的源极/漏极图案；以及源极/漏极接触，在源极/漏极图案的上表面上并与源极/漏极图案的上表面连接，源极/漏极接触沿着栅电极的侧壁延伸，其中源极/漏极接触的上表面包括凸曲面。源极/漏极接触的上表面包括凸曲面。源极/漏极接触的上表面包括凸曲面。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及一种半导体器件。

技术介绍

[0002]作为提高半导体器件的密度的一种解决方案，已经提出了一种用于在衬底上形成鳍和/或纳米线形状的多沟道有源图案(和/或硅体)并在多沟道有源图案的表面上形成栅极的多栅极晶体管。
[0003]由于该多栅极晶体管使用三维沟道，因此易于缩放多栅极晶体管。此外，即使不增加多栅极晶体管的栅极长度，也可以提高电流控制能力。另外，可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。
[0004]同时，随着半导体器件的节距尺寸减小，将需要用于减小电容并确保半导体器件中的接触之间的电稳定性的研究。

技术实现思路

[0005]本公开的一些示例实施方式的一个目的是提供一种可以提高元件性能和可靠性的半导体器件。
[0006]本公开的目的不限于以上提及的那些，本领域技术人员通过本公开的以下描述将清楚地理解本文未提及的本公开的其他目的。
[0007]根据本公开的一方面，提供了一种半导体器件，包括：栅极结构，包括栅电极和在栅电极的上表面上的栅极覆盖图案；在栅极结构的至少一侧上的源极/漏极图案；以及源极/漏极接触，在源极/漏极图案的上表面上并与源极/漏极图案的上表面连接，源极/漏极接触沿着栅电极的侧壁延伸，其中源极/漏极接触的上表面包括凸曲面。
[0008]根据本公开的另一方面，提供了一种半导体器件，包括：栅极结构，包括栅电极和在栅电极的上表面上的栅极覆盖图案；在栅极结构的至少一侧上的源极/漏极图案；以及源极/漏极接触，在源极/漏极图案的上表面上并与源极/漏极图案的上表面连接，其中源极/漏极接触的至少一部分突出到栅极覆盖图案的上表面之上，并且栅极覆盖图案的上表面包括凹曲面。
[0009]根据本公开的又一方面，提供了一种半导体器件，包括：有源图案，包括下部图案和在下部图案上的片状图案；在有源图案上的栅极结构，栅极结构包括栅电极和栅极覆盖图案，栅电极围绕片状图案，栅极覆盖图案在栅电极的上表面上；在栅极结构的至少一侧上的源极/漏极图案；源极/漏极接触，在源极/漏极图案的上表面上并与源极/漏极图案的上表面连接；以及栅极接触，穿过栅极覆盖图案并与栅电极连接，其中源极/漏极接触的一部分和栅极接触的一部分突出到栅极覆盖图案的上表面之上，源极/漏极接触的上表面包括凸曲面。
附图说明
[0010]通过参考附图详细描述本公开的示例性实施方式，本公开的上述和其他方面和特征将变得更加明显，附图中：
[0011]图1是示出根据一些实施方式的半导体器件的示例布局图；
[0012]图2a和图2b是沿图1的线A
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A截取的剖视图；
[0013]图3是沿图1的线B
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B截取的剖视图。
[0014]图4是沿图1的线C
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C截取的剖视图。
[0015]图5是图2a的部分P的放大图。
[0016]图6是图3的部分Q的放大图。
[0017]图7和图8是示出根据一些实施方式的半导体器件的视图；
[0018]图9至图11是示出根据一些实施方式的半导体器件的视图；
[0019]图12至图14是示出根据一些实施方式的半导体器件的视图；
[0020]图15至图17是示出根据一些实施方式的半导体器件的视图；
[0021]图18和图19是示出根据一些实施方式的半导体器件的视图；
[0022]图20和图21是示出根据一些实施方式的半导体器件的视图；
[0023]图22和图23是示出根据一些实施方式的半导体器件的视图；
[0024]图24是示出根据一些实施方式的半导体器件的视图；
[0025]图25是示出根据一些实施方式的半导体器件的视图；
[0026]图26至图29是示出根据一些实施方式的半导体器件的视图；
[0027]图30是示出根据一些实施方式的半导体器件的视图；
[0028]图31至图33是示出根据一些实施方式的半导体器件的视图；
[0029]图34至图38是示出用于描述根据一些实施方式的制造半导体器件的方法的中间步骤的视图。
具体实施方式
[0030]在下文中，将参照附图详细描述示例实施方式，其中相同的附图标记始终指代相同的元件。在描述中，为了便于描述，此处可以使用诸如“下”、“上”、“之上”、“之下”等空间相对术语来描述一个元件与另一元件的例如如图中所示的关系。除了图中描绘的取向之外，这样的空间相对术语旨在涵盖器件在使用或操作中的不同取向。例如，器件也可以以其他方式定向(例如，翻转和/或旋转90度和/或以其他取向)，并且本文使用的空间相对术语将被相应地解释。
[0031]如图所示，根据本公开的一些实施方式的半导体器件包括但不限于例如包括鳍型图案形状的沟道区的鳍型晶体管(FinFET)、包括纳米线和/或纳米片的晶体管、以及多桥沟道场效应晶体管(MBCFETTM)。然而，实施方式不限于此，并且根据一些实施方式的半导体器件可以包括隧穿晶体管(例如，隧穿FET)和/或三维(3D)晶体管。根据一些实施方式的半导体器件可以包括平面晶体管。此外，本公开的技术精神可以应用于基于二维(2D)材料的晶体管(FET)和/或其异质结构。
[0032]此外，根据一些实施方式的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。
[0033]将参照图1至图6描述根据一些实施方式的半导体器件。
[0034]图1是示出根据一些实施方式的半导体器件的示例布局图。图2a和图2b是沿图1的线A
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A截取的剖视图。图3是沿图1的线B
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B截取的剖视图。图4是沿图1的线C
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C截取的剖视图。图5是示出图2a的部分P的放大图。图6是示出图3的部分Q的放大图。
[0035]为了便于描述，图1中未示出源极/漏极通路插塞180、栅极通路插塞185和布设线205。此外，尽管栅极接触175被示出为设置在多个第一栅电极120中的一个上，这仅仅是示例实施方式的示例，示例实施方式不限于此。
[0036]参照图1至图6，根据一些实施方式的半导体器件可以包括第一有源图案AP1、第二有源图案AP2、至少一个第一栅电极120、源极/漏极接触170、栅极接触175、源极/漏极通路插塞180、栅极通路插塞185和布设线205。
[0037]半导体器件可以包括衬底100。衬底100可以是半导体衬底，和/或可以是体硅和/或绝缘体上硅(SOI)。除此之外，衬底100可以是硅衬底，和/或可以包括其他材料，诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓、锑化镓等，但不限于此。
[0038]第一有源图案AP1和第二有源图案AP2可以设置在衬底100上。第一有源图案AP1和第二有源图案AP2可以每个都在第一方向D1上延伸得长。第一有源图案AP1和第二有源图案AP2可以设置为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：栅极结构，包括栅电极和在所述栅电极的上表面上的栅极覆盖图案；在所述栅极结构的至少一侧上的源极/漏极图案；以及源极/漏极接触，在所述源极/漏极图案的上表面上并与所述源极/漏极图案的所述上表面连接，所述源极/漏极接触沿着所述栅电极的侧壁延伸，其中所述源极/漏极接触的上表面包括凸曲面。2.根据权利要求1所述的半导体器件，其中所述源极/漏极接触的一部分突出到所述栅极覆盖图案的上表面之上。3.根据权利要求2所述的半导体器件，其中所述源极/漏极接触包括源极/漏极填充层和沿着所述源极/漏极填充层的侧壁延伸的源极/漏极阻挡层，以及所述源极/漏极填充层和所述源极/漏极阻挡层突出到所述栅极覆盖图案的所述上表面之上。4.根据权利要求2所述的半导体器件，其中所述源极/漏极接触包括源极/漏极填充层和沿着所述源极/漏极填充层的侧壁延伸的源极/漏极阻挡层，所述源极/漏极填充层的一部分突出到所述栅极覆盖层的所述上表面之上，以及所述源极/漏极阻挡层在所述栅极覆盖图案的所述上表面下方。5.根据权利要求1所述的半导体器件，其中所述栅极覆盖图案的上表面包括凹曲面。6.根据权利要求1所述的半导体器件，其中所述栅极覆盖图案的上表面是平面。7.根据权利要求1所述的半导体器件，进一步包括：栅极接触，穿过所述栅极覆盖图案并与所述栅电极连接，其中所述栅极接触的上表面包括凸曲面。8.根据权利要求1所述的半导体器件，进一步包括：栅极接触，穿过所述栅极覆盖图案并与所述栅电极连接，其中所述栅极接触的上表面是平面。9.根据权利要求1所述的半导体器件，其中所述源极/漏极接触包括源极/漏极填充层，以及所述源极/漏极填充层的上表面被包括在包括所述凸曲面的所述源极/漏极接触的所述上表面中。10.根据权利要求9所述的半导体器件，其中所述源极/漏极接触进一步包括沿着所述源极/漏极填充层的侧壁延伸的源极/漏极阻挡层。11.根据权利要求1所述的半导体器件，其中所述源极/漏极接触的所述上表面包括具有所述凸曲面的第一部分和具有凹曲面的第二部分。12.一种半导体器件，包括：栅极结构，包括栅电极和在所述栅电极的上表面上的栅极覆盖图案；在所述栅极结构的至少一侧上的源极/漏极图案；以及源极/漏极接触，在所述源极/漏极图案的上...

【专利技术属性】
技术研发人员：崔承勋，具滋应，尹一永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：