碳化硅异质外延功率集成电路工艺方法技术

本发明专利技术涉及碳化硅异质外延功率集成电路工艺方法，包括：将碳化硅高压LDMOS和硅低压CMOS集成在同一片碳化硅衬底之上。该工艺方法得到的器件结构中，高压LDMOS和低压CMOS由隔离槽进行隔离，高压LDMOS结构于碳化硅N

【技术实现步骤摘要】
碳化硅异质外延功率集成电路工艺方法


[0001]本专利技术涉及宽禁带半导体制造工艺领域，更确切地说，它涉及碳化硅异质外延功率集成电路工艺方法。

技术介绍

[0002]功率集成电路是指将高压的功率半导体器件与低压的数模控制电路集成在同一片衬底之上，以实现变频，变压，变流，功率管理等功能的芯片。随着半导体工艺技术的不断进步，硅基功率集成电路已经广泛应用在工业控制和家用电器等方面。目前硅基功率集成电路的主流工艺为BCD(Bipolor
‑
CMOS
‑
DMOS)工艺。
[0003]近年来，以碳化硅和氮化镓为代表的第三代半导体材料的涌现，促进了功率半导体器件的发展，功率器件可以工作在更高的电压、温度和频率之下，并且器件的可靠性也有所提升。随着新能源汽车与5G基站的大范围使用，市场对第三代半导体功率器件的需求正在迅速增长。
[0004]碳化硅可以在表面通过热氧化工艺形成致密的氧化层作为栅极氧化物，这点性质与硅类似，因此可以参照硅基的BCD工艺实现碳化硅功率集成电路。然而，由于碳化硅热氧化生成的界面质量较差，导致碳化硅低压MOS的沟道迁移率很低，跨导受到极大的影响，不适合用于控制电路当中的模拟电路设计当中。此外，由于碳化硅PMOS的工艺尚不成熟，NMOS的沟道迁移率与PMOS的沟道迁移率相差过于悬殊，因此在碳化硅当中无法实现性能优异的碳化硅CMOS电路。

技术实现思路

[0005]本专利技术的目的是克服现有技术中的不足，提出了碳化硅异质外延功率集成电路工艺方法。<br/>[0006]第一方面，提供了碳化硅异质外延功率集成电路工艺方法，包括：
[0007]S1、提供碳化硅N型衬底(SiC N+Sub)，并在所述碳化硅N型衬底上形成碳化硅N型外延(SiC N
‑
Epi)；
[0008]S2、采用离子注入工艺在所述碳化硅N型外延当中形成碳化硅LDMOS的P阱(P
‑
Well)、体区(P+)、源区和漏区(N+)；
[0009]S3、采用外延生长工艺在所述碳化硅N型外延表面生长硅P型外延；所述硅P型外延分为碳化硅LDMOS部分硅P型外延和硅CMOS部分硅P型外延；
[0010]S4、刻蚀碳化硅LDMOS部分硅P型外延，保留一层薄硅膜；
[0011]S5、采用离子注入工艺在硅CMOS部分硅P型外延形成硅CMOS的N阱(N
‑
Well)、体区、源区和漏区；
[0012]S6、采用热氧化工艺氧化所述薄硅膜和所述硅CMOS部分硅P型外延，作为碳化硅LDMOS以及硅CMOS器件的栅极氧化层；
[0013]S7、在碳化硅LDMOS的栅极氧化层靠近硅CMOS部分硅P型外延的一端和下方的N型
外延进行刻蚀，形成隔离槽，并在所述隔离槽中填充绝缘物；
[0014]S8、将LPCVD淀积原位掺杂的多晶硅作为碳化硅LDMOS以及硅CMOS器件的栅极；
[0015]S9、在碳化硅LDMOS以及硅CMOS的有源区之上形成欧姆接触，所述有源区包括体区、源区和漏区。
[0016]作为优选，S2中，碳化硅LDMOS的P阱、体区、源区和漏区通过多次不同能量和不同剂量的离子注入形成均匀的掺杂。
[0017]作为优选，S3中，采用气相外延生长工艺在所述碳化硅N型外延表面生长硅P型外延。
[0018]作为优选，S4中，所述薄硅膜的厚度在30nm以下。
[0019]作为优选，S6中，热氧化工艺的温度控制在750
‑
900℃，在该温度范围中，氧气仅与硅发生热氧化反应，而不会与碳化硅发生反应。
[0020]作为优选，S6中，热氧化工艺之后需要进行NO后氧化退火。
[0021]作为优选，S7中，刻蚀后的隔离槽当中填充的绝缘物为氧化硅。
[0022]作为优选，S9中，分两步实施碳化硅欧姆接触和硅欧姆接触。
[0023]第二方面，提供了碳化硅异质外延功率集成电路，由第一方面任一所述的碳化硅异质外延功率集成电路工艺方法制得，包括碳化硅LDMOS以及硅CMOS；
[0024]其中，碳化硅LDMOS和硅低压CMOS之间通过隔离槽进行隔离，碳化硅LDMOS包括碳化硅N型衬底、碳化硅N型外延、P阱、体区、源区与漏区、栅极氧化层、多晶硅栅极以及欧姆接触；源区与体区注入在P阱当中，欧姆接触将源区与体区短接；硅CMOS包括碳化硅N型衬底、碳化硅N型外延、硅P型外延、N阱、栅极氧化层、多晶硅栅极、欧姆接触、NMOS以及PMOS，其中PMOS做在N阱之上。
[0025]本专利技术的有益效果是：
[0026]1.本专利技术采用碳化硅表面生长硅外延的方式，将碳化硅高压LDMOS器件和硅低压CMOS器件集成在同一个衬底之上，既消除了由封装引入的寄生参数，又兼具了两种半导体材料各自的优势，即碳化硅材料的高击穿场强以及硅材料的高载流子沟道迁移率。
[0027]2.本专利技术提供的碳化硅异质外延功率集成电路中，由于碳化硅具有高热导率的材料优势，硅CMOS器件可以通过碳化硅衬底向外疏散工作时产生的热量，提升芯片整体的热稳定性。
[0028]3.本专利技术提供的碳化硅异质外延功率集成电路中，碳化硅高压LDMOS的栅极氧化物是通过热氧化刻蚀留下来的硅薄膜生成的，在热氧化工艺中氧气与碳化硅并未发生反应，避免了碳化硅与氧化硅界面处形成碳簇团，从而改善了界面质量。
附图说明
[0029]图1为本专利技术提供的碳化硅异质外延功率集成电路工艺方法最终形成的器件截面示意图；
[0030]图2为本专利技术提供的碳化硅异质外延功率集成电路工艺方法的工艺流程示意图。
具体实施方式
[0031]下面结合实施例对本专利技术做进一步描述。下述实施例的说明只是用于帮助理解本
专利技术。应当指出，对于本
的普通人员来说，在不脱离本专利技术原理的前提下，还可以对本专利技术进行若干修饰，这些改进和修饰也落入本专利技术权利要求的保护范围内。
[0032]实施例1：
[0033]本专利技术提供了碳化硅异质外延功率集成电路工艺方法，可以将碳化硅LDMOS和硅CMOS集成在同一片碳化硅衬底之上。该工艺方法得到的器件结构中，如图1所示，碳化硅LDMOS和硅CMOS由隔离槽进行隔离，碳化硅LDMOS结构于碳化硅N
‑
外延层当中形成，而硅CMOS于碳化硅N
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外延层之上的硅P
‑
外延层当中形成。其中，碳化硅LDMOS为高压模块，硅CMOS为低压模块。
[0034]具体的，本专利技术提供的碳化硅异质外延功率集成电路工艺方法包括以下步骤：
[0035]S1、提供碳化硅N型衬底，并在所述碳化硅N型衬底上形成碳化硅N型外延。
[0036]如图2(a)所示，本专利技术所使用的碳化硅N+衬底掺杂浓度为1.0
×
10
19
atom/cm3，厚度为350μm；所使用的碳化硅N
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【技术保护点】

【技术特征摘要】
1.碳化硅异质外延功率集成电路工艺方法，其特征在于，包括：S1、提供碳化硅N型衬底，并在所述碳化硅N型衬底上形成碳化硅N型外延；S2、采用离子注入工艺在所述碳化硅N型外延当中形成碳化硅LDMOS的P阱、体区、源区和漏区；S3、采用外延生长工艺在所述碳化硅N型外延表面生长硅P型外延；所述硅P型外延分为碳化硅LDMOS部分硅P型外延和硅CMOS部分硅P型外延；S4、刻蚀碳化硅LDMOS部分硅P型外延，保留一层薄硅膜；S5、采用离子注入工艺在硅CMOS部分硅P型外延形成硅CMOS的N阱、体区、源区和漏区；S6、采用热氧化工艺氧化所述薄硅膜和所述硅CMOS部分硅P型外延，作为碳化硅LDMOS以及硅CMOS器件的栅极氧化层；S7、在碳化硅LDMOS的栅极氧化层靠近硅CMOS部分硅P型外延的一端和下方的N型外延进行刻蚀，形成隔离槽，并在所述隔离槽中填充绝缘物；S8、将LPCVD淀积原位掺杂的多晶硅作为碳化硅LDMOS以及硅CMOS器件的栅极；S9、在碳化硅LDMOS以及硅CMOS的有源区之上形成欧姆接触，所述有源区包括体区、源区和漏区。2.根据权利要求1所述的碳化硅异质外延功率集成电路工艺方法，其特征在于，S2中，碳化硅LDMOS的P阱、体区、源区和漏区通过多次不同能量和不同剂量的离子注入形成均匀的掺杂。3.根据权利要求1所述的碳化硅异质外延功率集成电路工艺方法，其特征在于，S3中，采用气相外延生长工艺在所述碳化硅N型外延表...

【专利技术属性】
技术研发人员：王珏，王紫石，刘立，盛况，
申请(专利权)人：浙大城市学院，
类型：发明
国别省市：