晶体管源极/漏极接触件及其形成方法技术

本申请提供了晶体管源极/漏极接触件及其形成方法。一种方法包括：在源极/漏极区域之上沉积层间电介质(ILD)；形成贯通ILD的接触开口，其中，接触开口暴露源极/漏极区域；在被暴露的源极/漏极区域上形成金属

【技术实现步骤摘要】
晶体管源极/漏极接触件及其形成方法


[0001]本申请涉及半导体
，更具体地涉及晶体管源极/漏极接触件及其形成方法。

技术介绍

[0002]半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序沉积绝缘或电介质层、导电层和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。

技术实现思路

[0004]根据本申请的一方面，提供一种方法，包括：在源极/漏极区域之上沉积层间电介质ILD；形成贯通ILD的接触开口，其中，所述接触开口暴露源极/漏极区域；在被暴露的源极/漏极区域上形成金属
‑
半导体合金区域；在金属
‑
半导体合金区域上沉积第一导电材料层；沿着所述接触开口的侧壁以及在第一导电材料层之上沉积隔离材料；蚀刻所述隔离材料以暴露第一导电材料层，其中，在蚀刻所述隔离材料之后，所述隔离材料沿着所述接触开口的侧壁延伸；以及在被暴露的第一导电材料层上沉积第二导电材料层。
[0005]根据本申请的另一方面，提供一种方法，包括：形成邻近栅极结构的源极/漏极区域；在源极/漏极区域上沉积接触蚀刻停止层CESL；形成贯通CESL的接触开口，所述接触开口暴露源极/漏极区域和CESL的侧壁；在被暴露的源极/漏极区域上形成硅化物区域；在栅极结构之上、硅化物区域上和被暴露的CESL的侧壁上共形地沉积导电材料；对导电材料执行第一蚀刻工艺以暴露CESL的侧壁，其中，在第一蚀刻工艺之后，导电材料保留在硅化物区域上；在保留的导电材料上和CESL的被暴露的侧壁上共形地沉积隔离材料；对隔离材料执行第二蚀刻工艺以暴露保留的导电材料，其中，在第二蚀刻工艺之后，隔离材料保留在CESL上；以及在第二蚀刻工艺之后，用导电材料填充接触开口。
[0006]根据本申请的又一方面，提供一种器件，包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于栅极结构上；源极/漏极区域，邻接沟道区域；源极/漏极接触件，连接到源极/漏极区域，所述源极/漏极接触件包括：下部接触区域，上覆于源极/漏极区域；和上部接触区域，位于下部接触区域上；以及接触间隔件，围绕上部接触区域，其中，接触间隔件位于下部接触区域之上。
附图说明
[0007]当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。
应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。
[0008]图1以三维视图示出了根据一些实施例的鳍式场效应晶体管(FinFET) 的示例。
[0009]图2
‑
图22D是根据一些实施例的制造FinFET的中间阶段的各种截面图。
[0010]图23A
‑
图23B是根据一些实施例的制造FinFET的中间阶段的截面图。
[0011]图24A
‑
图25B是根据一些实施例的制造FinFET的中间阶段的各种截面图。
[0012]图26A
‑
图35B是根据一些实施例的制造FinFET的中间阶段的各种截面图。
[0013]图36A
‑
图36C是根据一些实施例的制造FinFET的中间阶段的截面图。
具体实施方式
[0014]下面的公开内容提供了用于实现本专利技术不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
[0015]此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。
[0016]根据各种实施例，源极/漏极接触件的形成包括最初在接触开口内形成金属
‑
半导体合金区域和导电材料层。可以在导电材料层之上沉积形成接触间隔件的电介质材料，然后蚀刻该电介质材料以暴露导电材料层。通过首先形成金属
‑
半导体合金区域和导电材料层，可以保护金属
‑
半导体合金区域和源极/漏极区域在电介质材料蚀刻期间免受蚀刻。通过以这种方式避免对金属
‑
半导体合金区域和源极/漏极区域的蚀刻，可以改善接触电阻并且可以避免对金属
‑
半导体合金区域的不需要的蚀刻。此外，电介质材料可以覆盖金属区域，从而避免随后在一些表面上沉积不需要的导电材料。以这种方式，可以改善制造良率和器件性能。
[0017]图1图示了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为了图示清楚，省略了FinFET的一些特征。 FinFET包括从衬底50(例如，半导体衬底)延伸的鳍52，其中鳍52用作 FinFET的沟道区域58。隔离区域56(例如浅沟槽隔离(STI)区域)设置在相邻的鳍52之间，鳍52可以从相邻的隔离区域56之间突出得高于隔离区域56。尽管隔离区域56被描述/图示为与衬底50分开，但如本文所使用的，术语“衬底”可以指的是单独的半导体衬底或半导体衬底和隔离区域的组合。此外，尽管鳍52的底部部分被图示为与衬底50成连续的单一材料，但鳍52的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍52指的是从相邻的隔离区域56之间延伸的部分。
[0018]栅极电介质112沿着鳍52的侧壁并且位于鳍52的顶表面之上。栅极电极114位于栅
极电介质112之上。栅极电介质112和上覆的栅极电极 114在本文中可以统称为“栅极堆叠”或“栅极结构”。相对于栅极电介质112和栅极电极114，外延源极/漏极区域88设置在鳍52的相反侧上。外延源极/漏极区域88可以在各种鳍52之间被共用。例如，相邻的外延源极/漏极区域88可被电连接，例如通过由外延生长使外延源极/漏极区域88 接合，或者通过利用同一个源极/漏极接触件将外延源极/漏极区域88耦合。
[0019]图1还示出了在后面的图中使用的参考截面。截面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：在源极/漏极区域之上沉积层间电介质ILD；形成贯通所述ILD的接触开口，其中，所述接触开口暴露所述源极/漏极区域；在被暴露的所述源极/漏极区域上形成金属
‑
半导体合金区域；在所述金属
‑
半导体合金区域上沉积第一导电材料层；沿着所述接触开口的侧壁以及在所述第一导电材料层之上沉积隔离材料；蚀刻所述隔离材料以暴露所述第一导电材料层，其中，在蚀刻所述隔离材料之后，所述隔离材料沿着所述接触开口的侧壁延伸；以及在被暴露的所述第一导电材料层上沉积第二导电材料层。2.根据权利要求1所述的方法，其中，所述第一导电材料层在所述ILD的顶表面之上延伸。3.根据权利要求1所述的方法，其中，沉积所述第一导电材料层还在所述接触开口的侧壁上沉积所述第一导电材料层，并且所述方法还包括：在沉积所述隔离材料之前，执行蚀刻工艺以从所述接触开口的侧壁去除所述第一导电材料层。4.根据权利要求1所述的方法，其中，所述隔离材料包括氮化硅。5.根据权利要求1所述的方法，其中，在对所述隔离材料的蚀刻期间不发生对所述源极/漏极区域的蚀刻。6.根据权利要求1所述的方法，沉积所述第二导电材料层包括选择性CVD工艺。7.根据权利要求1所述的方法，其中，形成所述金属
‑
半导体合金区域包括：在所述接触开口的侧壁上和所述源极/漏极区域上沉积金属层，其中，所述金属...

【专利技术属性】
技术研发人员：吴佩雯，黄俊贤，林威戎，张志维，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：